JPS5987562A - デバツグ装置 - Google Patents
デバツグ装置Info
- Publication number
- JPS5987562A JPS5987562A JP57199351A JP19935182A JPS5987562A JP S5987562 A JPS5987562 A JP S5987562A JP 57199351 A JP57199351 A JP 57199351A JP 19935182 A JP19935182 A JP 19935182A JP S5987562 A JPS5987562 A JP S5987562A
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- JP
- Japan
- Prior art keywords
- breakpoint
- memory circuit
- circuit
- address
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は計１￥欅のプログラムをデバッグするため、
所望のアドレス位置でプログラムの実行を停止すゐよう
制御するデバッグ装置に関するものである。
所望のアドレス位置でプログラムの実行を停止すゐよう
制御するデバッグ装置に関するものである。
従来この釉の装置として第１図に示すものがあった。図
において（１１ｔま演舞０回路、（２１は制御回路、（
３；はタイミング発生回路、（４：はメモリアドレス発
生回路、（５）はメモリ回路、（６）は操作キー、（７
）はブレークポイントレジスタ、（８）は比較回路、（
９）はブレークポイントフリップフロップである。メモ
リ回路（５）にはプログラムとデータとが記１．ハされ
ているが、プログラムのデバッグに関するこの発明では
メモリ回路（５）中のプログラムメモリだけを考えれば
よい。
において（１１ｔま演舞０回路、（２１は制御回路、（
３；はタイミング発生回路、（４：はメモリアドレス発
生回路、（５）はメモリ回路、（６）は操作キー、（７
）はブレークポイントレジスタ、（８）は比較回路、（
９）はブレークポイントフリップフロップである。メモ
リ回路（５）にはプログラムとデータとが記１．ハされ
ているが、プログラムのデバッグに関するこの発明では
メモリ回路（５）中のプログラムメモリだけを考えれば
よい。
演算回・路（１）、制御回路（２１、タイミング発生回
路、メモリアドレス作成回路（４１、メモリ回路（５）
は一般的な計算機を構成し、メモリアドレス作成回路（
４１で作成されたアドレス信号によってそのアドレス信
号の指定する命令文がメモリ回路（５）から読出されて
実行され、かつメモリアドレス作成回路（４）は次にア
クセスするアドレス信号を作成する。
路、メモリアドレス作成回路（４１、メモリ回路（５）
は一般的な計算機を構成し、メモリアドレス作成回路（
４１で作成されたアドレス信号によってそのアドレス信
号の指定する命令文がメモリ回路（５）から読出されて
実行され、かつメモリアドレス作成回路（４）は次にア
クセスするアドレス信号を作成する。
操作キー（６）からランモード（ｒｕｎ ｍｏｄｅ）
が指定された場合はブレークポイントフリップフロッ
プ（９）は常にリセット状態に保たれていて、メモリ回
路（５１内のプログラムメモリが順次読出されて実行さ
れる。
が指定された場合はブレークポイントフリップフロッ
プ（９）は常にリセット状態に保たれていて、メモリ回
路（５１内のプログラムメモリが順次読出されて実行さ
れる。
プログラムデバッグの目的で、操作キーからブレークポ
イントモード（ｂｒｅａｋ ｐｏｉｎｔ ｍｏｄｅ）
を指定することがおる。この場合ブレークポイントレ
ジスタ１７）には操作キーから所望のブレークポイント
アドレスを入力する。ブレークポイントフリップフロッ
プ（９）は初期状態ではリセットされている。
イントモード（ｂｒｅａｋ ｐｏｉｎｔ ｍｏｄｅ）
を指定することがおる。この場合ブレークポイントレ
ジスタ１７）には操作キーから所望のブレークポイント
アドレスを入力する。ブレークポイントフリップフロッ
プ（９）は初期状態ではリセットされている。
メモリアドレス作成回路（４：から出力されるアドレス
１月号がブレークポイントレジスタ（７）の内容（！：
一致した時、比較回路；８１は論理「１」の信号を出
力し、ブレークポイントフリップフロップ（９）ヲセッ
トする。ブレークポイントフリップフロップ（９）がセ
ットされると、タイミング発生回路（３）は動作を停止
し、その時点でプログラムの実行が停止される。この停
止した状態を観察してプログラムデバッグを行う。
１月号がブレークポイントレジスタ（７）の内容（！：
一致した時、比較回路；８１は論理「１」の信号を出
力し、ブレークポイントフリップフロップ（９）ヲセッ
トする。ブレークポイントフリップフロップ（９）がセ
ットされると、タイミング発生回路（３）は動作を停止
し、その時点でプログラムの実行が停止される。この停
止した状態を観察してプログラムデバッグを行う。
したがって、１１１Ｊ々のアドレス位置をブレークポイ
ントアドレスとして、各ブレークポイントアドレスにお
いてプログラムデバッグを行うことが必要である。この
場合、ツ・１図の回路では１つのブレークポイントアド
レスにおけるプログラムデバッグの後、次のブレークポ
イントアドレスを操作キー（６）からブレークポイント
レジスタ（７）に設定しなければならず、操作が面倒で
ある。あるいは、第１図の回路を小変更してブレークポ
イントレジスタ（７１と比較回路（８）の組合せ、或は
ブレークポイントレジスタ１７１、比較回路（８）、及
びブレークポイントフリップ７０ツブ（９）の組合せを
必要絹だけ設けてもよいが、このようにするとハードウ
ェアの聞が増大するという欠点があった。また、アドレ
ス信号は高速に変化する信号であるため、メモリアドレ
ス作成回路（４１と比較回路（８１間の配線長を短かく
せねばならず、回路の実装上の制約が多いという欠点が
あった。
ントアドレスとして、各ブレークポイントアドレスにお
いてプログラムデバッグを行うことが必要である。この
場合、ツ・１図の回路では１つのブレークポイントアド
レスにおけるプログラムデバッグの後、次のブレークポ
イントアドレスを操作キー（６）からブレークポイント
レジスタ（７）に設定しなければならず、操作が面倒で
ある。あるいは、第１図の回路を小変更してブレークポ
イントレジスタ（７１と比較回路（８）の組合せ、或は
ブレークポイントレジスタ１７１、比較回路（８）、及
びブレークポイントフリップ７０ツブ（９）の組合せを
必要絹だけ設けてもよいが、このようにするとハードウ
ェアの聞が増大するという欠点があった。また、アドレ
ス信号は高速に変化する信号であるため、メモリアドレ
ス作成回路（４１と比較回路（８１間の配線長を短かく
せねばならず、回路の実装上の制約が多いという欠点が
あった。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、ブレークポイントメモリ回路を設
け、このブレークポイントメモリ回路のブレークポイン
トアドレス位置（複数のブレークポイントをｉｔｌ定す
る）に論理「１」の信号を顎込んでおき、メモリアドレ
ス回路と同一のアドレス信号で読出し、論理「１」の信
号が読出されたときにブレークポイントとすることによ
って、簡単な回路で複数のブレークポイントアドレスを
設定することができるデバッグ装置を提供することを目
的としている。
めになされたもので、ブレークポイントメモリ回路を設
け、このブレークポイントメモリ回路のブレークポイン
トアドレス位置（複数のブレークポイントをｉｔｌ定す
る）に論理「１」の信号を顎込んでおき、メモリアドレ
ス回路と同一のアドレス信号で読出し、論理「１」の信
号が読出されたときにブレークポイントとすることによ
って、簡単な回路で複数のブレークポイントアドレスを
設定することができるデバッグ装置を提供することを目
的としている。
以下、図面によりこの発明の詳細な説明する。
第２図はこの発Ｊｌの一実施例を示すブロック図で、−
：Ｍ’ ２１ＥＩにおいて坩・１図と同一符号は同−又
は和尚部分を示し、（５ａ）はブレークポイントメモリ
回路、＋１（ｌは制御回路、０υはイニシャルフリップ
フロップ（１ｎｉｔｉａｌ ｆｌｉｐ −ｆｌｏｐ ）
、θ功はアンドゲートである。
：Ｍ’ ２１ＥＩにおいて坩・１図と同一符号は同−又
は和尚部分を示し、（５ａ）はブレークポイントメモリ
回路、＋１（ｌは制御回路、０υはイニシャルフリップ
フロップ（１ｎｉｔｉａｌ ｆｌｉｐ −ｆｌｏｐ ）
、θ功はアンドゲートである。
第３図はメモリ回路（５）とブレークポイントメモリ回
路（５ａ）との関係を示すブロック図で、１・２図と同
一符号は同一部分を示し、（５００）はアドレス信号で
メモリ回路（５）とブレークポイントメモリ回路（５ａ
）とに共通に与えられ、ブレークポイントメモリ回路（
５ａ）はｌワード１ビツト、メモリ回路（５）は１ワー
ドｎビツトの構成とし、（５０）、（５１）はブレーク
ポイントメモリ回路の入力信号と出力信号、（５０１）
〜（５０ｎ） 、 （５１１）〜（５１ｎ） ｕメモリ
回路（５）の入力信号と出力信号、（５２，３，（５２
０） はそれぞれブレークポイントメモリ回路（５ａ
）とメモリ回路（５）とのり−ド／ライト（ｒｅａｄ／
ｗｒｉｔｅ ）制御信号である。
路（５ａ）との関係を示すブロック図で、１・２図と同
一符号は同一部分を示し、（５００）はアドレス信号で
メモリ回路（５）とブレークポイントメモリ回路（５ａ
）とに共通に与えられ、ブレークポイントメモリ回路（
５ａ）はｌワード１ビツト、メモリ回路（５）は１ワー
ドｎビツトの構成とし、（５０）、（５１）はブレーク
ポイントメモリ回路の入力信号と出力信号、（５０１）
〜（５０ｎ） 、 （５１１）〜（５１ｎ） ｕメモリ
回路（５）の入力信号と出力信号、（５２，３，（５２
０） はそれぞれブレークポイントメモリ回路（５ａ
）とメモリ回路（５）とのり−ド／ライト（ｒｅａｄ／
ｗｒｉｔｅ ）制御信号である。
ブレークポイントメモリ回路（５ａ）として半導体メモ
リを使用すれば、電源投入時にはブレークポイントメモ
リ回路（５ａ）の内容は一意的には定まらない。その為
の初期化プログラムがメモリ回路（５）に格納されてい
る。電源投入時イニシャルフリップフロップ１υはセッ
トされた状態にあり、アンドケートα躇における信号の
通過を阻止している。この状態ではブレークポイントメ
モリ回路（５ａ）からの出力はブレークポイントフリッ
プフロップには到達しない。
リを使用すれば、電源投入時にはブレークポイントメモ
リ回路（５ａ）の内容は一意的には定まらない。その為
の初期化プログラムがメモリ回路（５）に格納されてい
る。電源投入時イニシャルフリップフロップ１υはセッ
トされた状態にあり、アンドケートα躇における信号の
通過を阻止している。この状態ではブレークポイントメ
モリ回路（５ａ）からの出力はブレークポイントフリッ
プフロップには到達しない。
市源が投入されるとメモリ回路；５）のイニシャルプロ
グラムが読出され、制御回路（１０１で解読され、ブレ
ークポイントメモリ回路（５ａ）をクリアする。
グラムが読出され、制御回路（１０１で解読され、ブレ
ークポイントメモリ回路（５ａ）をクリアする。
これが終ると、メモリ回路（５１から次のプログラムが
読出され制御回路１１ｏ）で解読されてイニシャルフリ
ップフロップ旺υをセットする。
読出され制御回路１１ｏ）で解読されてイニシャルフリ
ップフロップ旺υをセットする。
操作キー１６１によｐブレークポイント設定操作がされ
ると、メモリ回路（５）からプログラムが読出され、そ
のプログラムに従っての処理により、設定されたブレー
クポイントアドレスの値を読取り、この読取ったブレー
クポイントアドレス位置において（アドレス信号（５０
０）にこの値を設′定して）入力信号（５０）を論理「
１」としリード／ライト制御信号（５２）をライト（別
込み）としてブレークポイントメモリ回路（５ａ）への
嶺込を行う。この場合メモリ回路（５１へのリード／ラ
イト制御信号（５２０）はリード（読出し）になってい
るので、メモリ回路（５）へ書込まれることはない。以
上のようにしてブレークポイントメモリ回路（５ａ）に
複数のブレークポイントを設定することができる。
ると、メモリ回路（５）からプログラムが読出され、そ
のプログラムに従っての処理により、設定されたブレー
クポイントアドレスの値を読取り、この読取ったブレー
クポイントアドレス位置において（アドレス信号（５０
０）にこの値を設′定して）入力信号（５０）を論理「
１」としリード／ライト制御信号（５２）をライト（別
込み）としてブレークポイントメモリ回路（５ａ）への
嶺込を行う。この場合メモリ回路（５１へのリード／ラ
イト制御信号（５２０）はリード（読出し）になってい
るので、メモリ回路（５）へ書込まれることはない。以
上のようにしてブレークポイントメモリ回路（５ａ）に
複数のブレークポイントを設定することができる。
次に操作キー（６１によυブレークポイントモードにす
ればブレイクポイントフリップフロップ（９）のリセッ
トが解除され、アンドゲートα望の出力によってブレー
クポイントフリップフロッグ（９１をセットできる状態
となる。
ればブレイクポイントフリップフロップ（９）のリセッ
トが解除され、アンドゲートα望の出力によってブレー
クポイントフリップフロッグ（９１をセットできる状態
となる。
プログラムの実行状態では、メモリアドレス作成回路（
４）からアドレス１＠号（５００）を出力してメモリ回
路（５）をアクセスしている。同じアドレス％号（５０
０）がブレークポイントメモリ回路（５ａ）にも印加さ
れているから、メモリ回路（５）をアクセスしたアドレ
スに対応するブレークポイントメモーリ回路の出力が「
１」であれば、この信号はアンドゲートθ擾を通過し、
ブレークポイントフリップフロップ（９）をセットする
。このブレークポイントフリップフロップ（９）の出力
が論理「、１」であればタイミング発生回路（３；では
タイミングが止まり、その結果−とじてプログラムの実
行が停止することになる。
４）からアドレス１＠号（５００）を出力してメモリ回
路（５）をアクセスしている。同じアドレス％号（５０
０）がブレークポイントメモリ回路（５ａ）にも印加さ
れているから、メモリ回路（５）をアクセスしたアドレ
スに対応するブレークポイントメモーリ回路の出力が「
１」であれば、この信号はアンドゲートθ擾を通過し、
ブレークポイントフリップフロップ（９）をセットする
。このブレークポイントフリップフロップ（９）の出力
が論理「、１」であればタイミング発生回路（３；では
タイミングが止まり、その結果−とじてプログラムの実
行が停止することになる。
なお、上記実施例ではブレークポイントの設定をプログ
ラム処理によシ実行したが、ブレークポイントアドレス
を操作キー（６）からメモリアドレス作成回路（４１経
由アドレス信号（５００）として加え、信号（５０）
、 （５２）も操作キー（６１から入力するようにして
もよい。また信号（５０）の伝送には信号（５０１）〜
（５０ｎ）の伝送線のいずれかを利用してもよい。
ラム処理によシ実行したが、ブレークポイントアドレス
を操作キー（６）からメモリアドレス作成回路（４１経
由アドレス信号（５００）として加え、信号（５０）
、 （５２）も操作キー（６１から入力するようにして
もよい。また信号（５０）の伝送には信号（５０１）〜
（５０ｎ）の伝送線のいずれかを利用してもよい。
また、イニシャルフリップフロッグＵυがリセットされ
てから、ブレークポイントメモリ回路（５ａ）の出力が
有効となるようにアンドゲートを設けたが、イニシャル
フリップ７０ツブ（ｌＤの論理出力とブレークポイント
フリップフロッグ（９）をリセットするりナツト信号と
の論理和の信号をプレークポイントフリツ′プフロツプ
（９）のリセット信号としてもよい。
てから、ブレークポイントメモリ回路（５ａ）の出力が
有効となるようにアンドゲートを設けたが、イニシャル
フリップ７０ツブ（ｌＤの論理出力とブレークポイント
フリップフロッグ（９）をリセットするりナツト信号と
の論理和の信号をプレークポイントフリツ′プフロツプ
（９）のリセット信号としてもよい。
以上のようにこの発明によればブレークポイントの記憶
にレジスタではなくブレークポイントメモリ回路を使用
するように構成したので、ブレークポイントの数に制限
なく設定することができ、また半導体メモリの向上によ
り、装置が安価にでき、かつデバッグ機能を与えるため
に他の部分の構成が制限を受けるようなことがないとい
う幼果がある。
にレジスタではなくブレークポイントメモリ回路を使用
するように構成したので、ブレークポイントの数に制限
なく設定することができ、また半導体メモリの向上によ
り、装置が安価にでき、かつデバッグ機能を与えるため
に他の部分の構成が制限を受けるようなことがないとい
う幼果がある。
第１図は従来の装置を示すブロック図、第２図はこの発
明の一実施例を示すブロック図、第３図は第２図のメモ
リ回路とブレークポイントメモリ回路との関係を示すブ
ロック図である。 ｆｉ＋・・・演初回路、（３１・・・タイミング発生回
路、（４１・・・メモリアドレス作成回路、（５）・・
・メモリ回路、（５ａ）・・・ブレークポイントメモリ
回路、（６）・・・操作キー、（９）・・・ブレークポ
イントフリップフロップ、１１０１・・・制御回路、（
１１１・・・イニシャルフリップフロップ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 （、（−
明の一実施例を示すブロック図、第３図は第２図のメモ
リ回路とブレークポイントメモリ回路との関係を示すブ
ロック図である。 ｆｉ＋・・・演初回路、（３１・・・タイミング発生回
路、（４１・・・メモリアドレス作成回路、（５）・・
・メモリ回路、（５ａ）・・・ブレークポイントメモリ
回路、（６）・・・操作キー、（９）・・・ブレークポ
イントフリップフロップ、１１０１・・・制御回路、（
１１１・・・イニシャルフリップフロップ。 なお、図中同一符号は同−又は相当部分を示す。 代理人 葛 野 （、（−
Claims (1)
- 計算機のプログラムを記憶するメモリ回路と、このメモ
リ回路にアクセスするアドレス信号と同一のアドレス信
号によりアクセスされるブレークポイントメモリ回路と
、このブレークポイントメモリ回路の初期化動作におい
てメモリ自答をクリアする手段と、上記プログラムのデ
バッグの目的でプログラムの実行を停止すべきアドレス
位置において上記ブレークポイントメモリ回路に論理「
１」の信号を瞥込む手段と、ブレークポイントモードの
運転が指示され上記ブレークポイントメモリ回路の初期
化動作が終了した後で上記ブレークポイントメモリ回路
から読出された信号を通過するよう制御されるアンドゲ
ートと、このアンドゲートの出力によってセットされる
ブレークポイントフリップフロップと、このブレークポ
イントフリップフロップがセット状態にある間プログラ
ムの実行を停止する手段とを備えたデバッグ装置Ｗ０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199351A JPS5987562A (ja) | 1982-11-11 | 1982-11-11 | デバツグ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57199351A JPS5987562A (ja) | 1982-11-11 | 1982-11-11 | デバツグ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5987562A true JPS5987562A (ja) | 1984-05-21 |
Family
ID=16406313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57199351A Pending JPS5987562A (ja) | 1982-11-11 | 1982-11-11 | デバツグ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5987562A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS63124145A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPS63124144A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPH0261719A (ja) * | 1988-08-27 | 1990-03-01 | Sapiensu:Kk | 記憶装置 |
-
1982
- 1982-11-11 JP JP57199351A patent/JPS5987562A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6234238A (ja) * | 1985-08-07 | 1987-02-14 | Mitsubishi Electric Corp | マイクロプロセツサ |
| JPS63124145A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPS63124144A (ja) * | 1986-11-13 | 1988-05-27 | Nec Corp | 情報処理装置 |
| JPH0261719A (ja) * | 1988-08-27 | 1990-03-01 | Sapiensu:Kk | 記憶装置 |
| JPH0550013B2 (ja) * | 1988-08-27 | 1993-07-27 | Sapiensu Kk |
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