JPS6217252B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は電子計算機の演算制御装置特に演算
制御装置の動作において必要とする命令又はデー
タをそれらが記憶されているマクロ命令メモリか
らフエツチする技術に関する。 一般に演算制御装置（以下ALUと呼ぶ）の処
理速度はフエツチに要する速度に比べて速い。従
つてALUの１回の処理量（ALUが１回の実行に
よつて処理するビツト数）と１回のフエツチ量
（１回のフエツチでマクロ命令メモリからALUの
入口まで移動することのできるビツト数）とが同
じであれば、ALUがいくら早く動作しても全計
算速度はフエツチ速度で押えられてしまう。この
問題を解決するために従来２通りの方法が考えら
れている。その第１の方法は１回のフエツチ量を
ALUの１回の処理量と同じか又はそれよりも多
くする方法がとられている。例えばメモリバス巾
を広くする方法はこれに該当する。しかしメモリ
バス巾を広げることは制御を複雑にしコストも増
大するという欠点がある。 第２の方法はALUの処理速度に匹敵するフエ
ツチ速度を持つた小容量のメモリ又はレジスタを
追加しこのメモリ（以下キヤツシユメモリと呼
ぶ）又はレジスタに前記ALUがこれから処理し
ようとしているマクロ命令又はデータを前もつて
フエツチ（以下プリフエツチと呼ぶ）する方法で
ある。 この方法には大別してキヤツシユメモリ方式と
パイプラインレジスタ方式の２通りがある。キヤ
ツシユメモリは高価であるためキヤツシユメモリ
方式は小型の計算機システムではコスト的に問題
がある。この発明はプリフエツチ方式の内のパイ
プラインレジスタ方式に関するものである。 従来のプリフエツチ方式は大別して次のように
わけることができる。

【表】 キヤツシユメモリ式パイプラインレジスタ方式
におけるデータのプリフエツチ動作については本
発明と関係無いのでその説明は省略する。本発明
は、パイプラインレジスタ方式における命令のプ
リフエツチ動作を行う場合のブランチトリー考慮
方式に関する。ブランチトリーとは命令列の中に
判定命令が含まれているときその命令の後に並ぶ
命令列が複数に分れるので、その枝のことを意味
している。判定命令が実行されるとその判定に従
つてブランチトリーのひとつが選ばれ他は不必要
となる。ブランチトリー考慮型はプリフエツチに
際して判定命令後の全ブランチトリーをプリフエ
ツチする方法であり、ブランチトリー非考慮型は
いずれかひとつのブランチトリーとかプリフエツ
チしないという方法である。 後者の方法ではプリフエツチされたブランチト
リーが当らなかつた場合には他のブランチトリー
を再びフエツチせねばならず、プリフエツチの効
果が減少する。大型電子計算機ではブランチトリ
ー考慮型がよく用いられるが中形以下の電子計算
機ではコスト等の点で非考慮型が一般的に用いら
れる。 ここでパイプライン制御の一般的な実現法につ
いて述べる。 パイプラインということばは、処理時間ｔの論
理ユニツトLi（ｉ＝１、２、………、ｎ）を縦に
つないだものを指し、これに入力端からｔ時間ご
とにデータ（命令を含む）をつぎつぎに入れてや
り、それぞれに各Liによるｎ段の処理をほどこし
た後出力端からｔ時間ごとにつぎつぎにデータを
取り出す処理方式をパイプライン制御とよんでい
る。そこで高速化をはかるには第１図のように各
命令の処理ステツプをオーバーラツプさせて命令
の並行処理をはかる必要がでてくる。これがパイ
プライン制御方式である。なお同図においてL₁
は命令の読出しステツプを、L₂の命令の解読ス
テツプを、L₃はアドレス計算ステツプを、L₄は
オペランド読出しステツプを、L₅は命令実行の
ステツプを表わすものとする。 パイプライン制御による演算制御装置は一般に
第２図に様に表わせる。これらのユニツトの動作
関係を第３図に示す。この図における動作手順は
次の通りである。 ＰよりＢに命令読出し要求を出す。 Ｂは要求された命令がバツフアメモリ
（BM）にあればそれをＰに送る。なければＦ
に要求を出しＰに送る。 Ｐでは命令をデコードしてオペランドのアド
レス計算をＡに要求する。 ＡよりアドレスをＢに送りデータを読出す。 ＰよりＥに指令を出す。 結果はＥからの指令でＢまたはＦを経由して
格納する。 以上の処理の流れを詳細なブロツク図の形で示
すと第４図のようになる。同図における動作は次
の通りである。 命令を読出す 第２オペランドのアドレスを計算する 第２オペランドをメモリから読出す 第１ペランドを汎用レジスタから読出す 命令実行の制御 演算 結果の格納 このように一つの命令がいくつかのユニツトを
経由して実行されるわけであるが、パイプライン
制御として実行される場合一つのユニツトにはつ
ぎつぎと命令が入つてくることになる。各ユニツ
トでの処理時間が常に一定ならば理想的なパイプ
ラインを組むことができる。しかしながら実際の
命令処理では種々の複雑な処理があるためいわゆ
る“パイプラインの乱れ”が生ずる。これは例え
ば条件付ジヤンプ命令が現われた場合である。パ
イプラインの乱れをできるだけ避けるためにいく
つかのユニツトにバツフアレジスタを置くことが
行われている。すなわちパイプラインの途中に情
報を一時的に蓄えて入つてくるデータが一様でな
い場合も出ていくデータを一様にしようという考
えである。バツフアレジスタの使い方として第５
図にも示したようにＥ（Execution Control）ユ
ニツトには４つ分の操作をためておくオペレーシ
ヨンスタツクレジスタ（OSR）と４つのデータ
をためておくためのオペランド・バツフア・レジ
スタ（OBR）が用意されている。これらは時間
のかる操作あるいはメモリから出てきたデータが
続いたようなときにもなるべくパイプラインの中
にすき間ができないようにするための仕掛けであ
る。 一方第６図にＰ（Program Control）ユニツト
にも５つの命令バツフアレジスタが用意されてい
る。現在実行中の命令の流れ（正常シーケンスと
呼ぶ）で、できるだけ先の命令を読出すためのバ
ツフアレジスタと、ジヤンプ命令が現われたとき
にジヤンプ先の命令（分岐先シーケンスと呼ぶ）
を読出すためのバツフア・レジスタとがある。５
個のバツフアレジスタのうち２個は正常シーケン
ス用、２個は分岐先シーケンス用に残りの１個
は、先取り命令がバツフア・メモリから送られた
ときに目的のバツフアレジスタが使用中である場
合、それを一時的に保存するためのレジスタであ
る。このようにパイプライン制御を行なう大型計
算機においては多数のハードウエアを用いて複雑
な制御を行つている。 この発明は上記実情に鑑みてなされたものでそ
の目的とするところは小形計算機やマイクロコン
ピユータ等においてもブランチトリー考慮方式を
採用できるように簡易プリフエツチ方式を採用し
た演算制御装置を提供することを目的とする。 以下この発明の一実施例につき図面を参照して
説明する。 この発明の一実施例の構成を説明する前にこの
構成を含む計算機システムに使用されるマクロ命
令群について説明する。このマクロ命令群につい
ては同一出願人によつて出願された特願昭54−
107643号、米国出願（U.S.serial No.919297）に
詳細に説明されているが、その概略について第７
図を参照して以下述べる。この場合には第７図に
示すように従来の演算制御装置に分岐アドレスを
格納するＡレジスタ１８、Ｂレジスタ１９の２種
類のレジスタと、プツシユダウンスタツク１６を
新たに設け、さらにこれらのエレメントを制御し
やすい回路を構成して機械語レベルでストラクチ
ヤードプログラムの実行を真に効率的にする演算
制御装置を得ることを目的としている。この目的
を達成するために４つの命令を与える手段を有し
ている。 (1) プログラムカウタから所定のアドレスを指定
させ主メモリに記憶されているプログラムの第
１、第２、第３ブロツクの実行先頭番地である
データＡ，Ｂ，Ｃを読出し、これらをそれぞれ
第１レジスタ（Ａレジスタ）、第２レジスタ
（Ｂレジスタ）、プツシユダウンスタツクに格納
する命令（ML命令）を与える手段。 (2) 演算結果に応じて前記第１レジスタ又は第２
レジスタの内容を選択的に前記プログラムカウ
ンタに格納する真偽チエツク命令（BTC命
令、BFC命令）を与える手段。 (3) 前記プツシユダウンスタツクをポツプアツプ
してその内容を前記プログラムカウンタに格納
する命令（END命令）を与える手段。 これらの命令の実行はマイクロプログラムと前
述した回路によつて実現される。 以下４つのマクロ命令群について説明する。 ML Ａ，Ｂ，Ｃ BTC Ｍ０，Ｍ１，Ｍ２，Ｍ３ BFC Ｍ０，Ｍ１，Ｍ２，Ｍ３ END AL Ａ，Ｂ，Ｃ 値ＡをＡレジスタに格納する 値ＢをＢレジスタに格納する 値Ｃをフアーストイン・ラストアウト型スタ
ツクＣへプツシユする BTC Ｍ０，Ｍ１，Ｍ２，Ｍ３ 条件Ｆの値が１ならばＡレジスタに格納され
ている値の番地へブランチする。 条件Ｆの値が１でないならば、Ｂレジスタに
格納されている値の番地へブランチする。 但し条件Ｆは、 Ｆ＝（Ｍ０∧Ｃ）∨（Ｍ１∧Ｖ）∨（Ｍ２∧
Ｎ）∨（Ｍ３∧Ｚ）で求められ、値Ｃ、Ｖ、
Ｎ、Ｚの値はBTC又はBFC命令の直前に行な
つたALUにおける演算結果に対してもとめら
れる。∧記号は論理積を示し、∨記号を論理和
を示している。又Ｃはキヤリーフラツグ、Ｖは
オーバーフローフラツグ、Ｎはネガテイブフラ
ツグ、Ｚはゼロフラツグを示している。 BFC Ｍ０，Ｍ１，Ｍ２，Ｍ３ 条件Ｆの値がＯならば、Ａレジスタに格納さ
れている値の番地へブランチする。 END フアーストインラストアウト型スタツクＣを
ポツプアツプする。取出した値をプログラムカ
ウンタへ移しかえてこの値の番地へプログラム
が分岐する。 上記のBTC、BFC命令の前には必らず判定条
件を作り出すような数組の命令が置かれるはずで
ある。ML命令はこれら数命令のさらに前に挿入
されねばならない。ML命令は従つてBTC又は
BFCのような判定を行う命令よりも数名令だけ
前に実行することによつてこれら判定命令の実行
後にブランチするアドレスを２個（ＡとＢ）と、
ブランチした後、再びもとの命令列へ帰つてくる
ときの帰り番地ＣとをBTC命令又はBFC命令の
実行の前に演算制御装置に通知することができ
る。 事前通報を目的とするこのような命令は必ずし
も上に示したML Ａ，Ｂ，Ｃのようなものであ
る必要はない。種々の変形された形式の事前報命
令が可能である。この実施例においては、種々の
事前通報命令の代表としてML Ａ，Ｂ，Ｃとい
う命令を取り上げている。マイクロプログラム中
にML Ａ，Ｂ，Ｃという命令を挿入した場合、
そのあとに配置される判定命令は前記BTC、
BFC命令のように簡単化される。従来の判定命
令は判定命令の中にＡ，Ｂのようなブランチ先ア
ドレスを含まねばならなかつたので判定命令が長
いビツト列を必要とした。従つてこの発明におい
てML Ａ，Ｂ，Ｃの命令を挿入してもマクロ命
令メモリサイズの増加に直結結びつくわけではな
い。ML命令、BTC命令、BFC命令、END命令の
各命令の作用をより明確にするために、簡単なプ
ログラムを考える。今２数の値を比較して小さい
方を取出すプログラムについて考えてみる。この
場合２数がそれぞれＰ、Ｑというアドレスをもつ
たメモリロケーシヨンに格納されており、小さい
方の数をMINというアドレスのメモリロケーシヨ
ンへ格納するものとする。 従来のマクロ命令を用いると、このプログラム
は次のようになる。 プログラム−１ LH ３，Ｐ レジスタ３へ片方の数を入れる SH ３，Ｑ 他方の数を上の数から引算する BM Ａ 結果がマイナスであればＡへジヤンプ
する Ｂ LH ３，Ｑ 小さい方の数をレジスタ３へ
入れる Ｂ Ｃ Ｃへジヤンプする Ａ LH ３，Ｐ 小さい方の数をレジスタ３へ
入れる Ｂ Ｃ Ｃへジヤンプする Ｃ STH ３、MIN 小さい方の数をMINへ格 〓 納する これをML命令、BTC命令、BFC命令、END命
令の各命令を用いて書くと次のようになる。 プログラム−２ ML Ａ，Ｂ，Ｃ ブランチ先事前通報命令 LH ３，Ｐ レジスタ３へ片方の数を入れる SH ３，Ｑ 他方の数を上の数から引算する BTC ０，０，１，０ ネガテイブフラツグが
trueならＡへ、falseならＢ
へそれぞれ分岐する Ａ LH ３，Ｐ trueのときのブランチ先 END Ｃへジヤンプする Ｂ LH ３，Ｑ falseのときのブランチ先 END Ｃへジヤンプする Ｃ STH ３、MIN 小さい方の数をMINへ 〓 格納する 上記例からわかるようにプログラム−１の場合
すなわち従来のマクロ命令を用いてプログラミン
グした場合必要なメモリ容量は32バイトであり、
ML命令、BTC命令、BFC命令、END命令を用い
てプログラミングした場合の必要なメモリ容量は
34バイトである。従つて本発明で使用するマクロ
命令の場合は２バイト余計に必要となるが、この
程度の増加は最近の集積密度の向上に伴うICメ
モリの価格の低下を考えると実質的に無視できる
ものである。 第８図はこの発明の一実施例を示したものであ
る。初めに計算機のユーザが使用する命令のこと
をマイクロ命令と区別するためにマクロ命令と呼
ぶことにする。 マクロ命令およびそれらに附随したデータはマ
クロ命令メモリ８１に記憶されている。アドレス
レジスタ８３に設定されたアドレスに記憶されれ
マクロ命令又はデータはメモリデータバス８５を
介してフエツチレジスタ８７にフエツチされさら
にその後切換スイツチ８９を介して実行用レジス
タ９１にフエツチされる。この場合前記フエツチ
レジスタ８７へマクロ命令又はデータがフエツチ
される動作と実行用レジスタ９１へマクロ命令が
フエツチされALUが実行する動作は並行して行
なわれる。（前記フエツチレジスタ８７と実行用
レジスタ９１を合せてパイプラインレジスタと呼
ぶ場合もある）。前記マクロ命令メモリ８１から
フエツチレジスタ８７へ読出された命令は第１の
デコーダ９３へ供給される。前記第１のデコーダ
９３は供給されたマクロ命令がML命令かどうか
をチエツクする。もしML命令でなければ実行用
レジスタ９１の内容の実行が終了する迄フエツチ
レジスタ８７の内容は保持される。実行用レジス
タ９１の内容がALUによつて処理された後は、
フエツチ用レジスタ８７の内容は実行用レジスタ
９１に移され第２のデコーダ９５によつて解読さ
れる。マイクロプログラムシーケンサ９７は第２
のデコーダ９５の解読結果にもとづいてマイクロ
プログラムROM９９に格納されたマイクロプロ
グラムの実行を制御する。前記マイクロプログラ
ムROM９９から出力されたマイクロ命令は命令
レジスタ１０１にロードされ、マイクロプログラ
ムシーケンサ９７の指示に従つて信号をALU又
は論理回路の各部へ分配する。フエツチレジスタ
８７へフエツチする命令又はデータのマクロ命令
メモリ８１内におけるロケーシヨンアドレスはア
ドレスレジスタ８３によつて指示される。すなわ
ちプログラムカウンタ１０３中にセツトされたア
ドレス値はアドレスコントローラ１０７を介して
メモリアドレスバス１０９上に出力される。バス
コントローラ１０５はこのメモリアドレスバス１
０９上に出力されたアドレス値をアドレスレジス
タ８３に供給する。前記プログラムカウンタ１０
３は分岐命令がない限り、フエツチレジスタ８７
の内容が実行用レジスタ９１に送られる度に１づ
つインクリメントされる。仮に分岐命令が前記
ALUによつて実行されると、分岐アドレスが
ALUから切換器１１１を介してプログラムカウ
ンタ１０３に供給される。 他方前記第１のデコーダ９３が供給された命令
がML命令であると判断すると、インクリメンタ
１１３は前記第１のデコーダ９３からの指令によ
りプログラムカウンタ１０３の内容を＋３インク
リメントする、 但しこの場合マクロ命令メモリ８１はバイト
（８ビツト）を記憶単位とし、アドレスが附され
ているものとする。又命令やデータはバイトに区
切つて記憶されている。アドレス値が８ビツトで
構成され、命令のオペレーシヨンコードも８ビツ
トで構成されているとすると、ML Ａ，Ｂ，Ｃ
という命令は４バイトで構成される。上記の場合
ML命令のオペレーシヨンコードは実行用レジス
タ９１へは供給されない。アドレス／命令プリフ
エツチ制御回路１１５は前記第１のデコーダ９３
からの指示によりML命令のオペランドを読出す
ようにバスコントローラ１０５に指示する。バス
コントローラ１０５はマクロ命令メモリ８１から
ML命令のオペランドＡ，Ｂ，Ｃをメモリデータ
バス８５上に読出しデータレジスタ１１７を介し
てそれぞれＡレジスタ１１９、Ｂレジスタ１２１
及びＣレジスタスタツク１２３へロードする。前
記Ｃレジスタスタツク１２３はフアーストインラ
ストアウトのスタツクである。更にアドレス／命
令プリフエツチ制御回路１１５は前記Ａレジスタ
１１９、Ｂレジスタ１２１及びＣレジスタスタツ
ク１２３に格納されたアドレスにより定義された
マクロ命令メモリ８１のロケーシヨンの内容を読
出し、前記データレジスタ１１７を介して命令レ
ジスタ１２５、命令レジスタ１２７及び命令レジ
スタスタツク１２９にロードする。命令レジスタ
スタツク１２９は前記Ｃレジスタスタツク１２３
と同様フアーストインラストアウト方式である。 以上の動作でML命令のあとに必らず存在する
判定命令（上記BTC命令、BFC命令etc）がALU
で実行されたとき、ブランチする先の命令が前記
命令レジスタ１２５，１２７に準備され戻り先の
命令が前記命令レジスタスタツク１２９に事前に
準備されたことになる。このようにプリフエツチ
動作はプログラム−２の例ではML命令とBTC命
令との間に介在する２命令がALUで実行されて
いる間に並例して行われる。プログラム−２の例
では命令レジスタ１２５にLHが、命令レジスタ
１２７にもLHが、命令レジスタスタツク１２９
にはSTHがそれぞれロードされる。又前記Ａレ
ジスタ１１９、Ｂレジスタ１２１、及びＣレジス
タスタツク１２３にはそれぞれオペランドＡ，
Ｂ，Ｃの値が入る。判定命令（上記BTC命令又
はBFC命令等）が実行されると、その結果命令
レジスタ１２５，１２７のいずれかが切換器８９
で選択されて実行用レジスタ９１のロードされ
る。例えば命令レジスタ１２５の内容が選ばれた
場合には、この内容が実行用レジスタ９１にロー
ドされると同時にＡレジスタ１１９の内容がアド
レス／命令プリフエツチ制御回路１１５、切換器
１１１を介してプログラムカウンタ１０３へ入れ
られ、１だけインクリメントされる。この値は次
にマクロ命令メモリ８１からフエツチするための
アドレスとなる。ALUによりEND命令が実行さ
れると、前記実行用レジスタ９１にはフエツチレ
ジスタ８７の内容を入れるのではなく、命令レジ
スタスタツク１２９をポツプアツプしてとり出さ
れた内容を入れる。このときフエツチレジスタ８
７に入つていた内容は無視される。プログラムカ
ウンタ１０３にはＣレジスタスタツク１２３をポ
ツプアツプしてとり出された内容が入れられ、さ
らに１だけインクリメントされる。 次にこの発明による演算制御回路におけるマク
ロ命令の実行手順について説明する。 今第９図のメモリマツプに示すようにマクロ命
令メモリ８１のＰ番地に１バイト命令OP₀、Ｐ＋
１番地及びＰ＋２番地に２バイト命令OP₁、Ｐ＋
３番地及びＰ＋４番地にそれぞれ１バイト命令
OP₂，OP₃が書込まれているものとする、この場
合のマクロ命令の実行処理手順は以下のようにな
る。 (1) マクロ命令OP₀の１ステツプ前のマクロ命令
を実行中に前記マクロ命令OP₀の読出し要求が
行われる。すなわちプログラムカウンタ１０３
の内容がメモリアドレスバス１０９を経由して
アドレスレジスタ８３へ送出され、メモリ読出
し要求が行われる。 (2) プログラムカウンタ１０３の内容はインクリ
メンタ１１３で１だけインクリメントされ、
（Ｐ＋１）切換器１１１を介して再びプログラ
ムカウンタ１０３に保持される。 (3) ステツプ１で読出し要求が成されたマクロ命
令OP₀は前記マクロ命令メモリ８１から読出さ
れメモリデータバス８５を経由してフエツチレ
ジスタ８７に保持される。前記フエツチレジス
タ８７に保持されたマクロ命令OP₀はデコーダ
９３でデコードされML命令であるかどうかチ
エツクされる (4) プログラムカウンタ１０３の内容（Ｐ＋１）
をアドレスレジスタ８３へ移し次の命令の読出
し要求を行う (5) ステツプ(3)でML命令以外の命令であると判
定されると、フエツチレジスタ８７の内容は切
換器８９を介して実行用レジスタ９１へ転送さ
れる。この実行用レジスタ９１の内容はデコー
ダ９５でデコードされ、前記マクロ命令OP₀に
固有のマイクロプログラムの先頭番地を生成す
る。この先頭番地はマイクロプログラムシーケ
ンサ９７に供給される。 (6) ステツプ(2)が繰返される。（Ｐ＋２） (7) ステツプ(4)でメモリ読出し要求されたデータ
すなわちマクロ命令OP₁がフエツチレジスタ８
７に保持される。 (8) ステツプ(4)が繰返される。 (9) マクロ命令OP₀の実行が完了され次のマクロ
命令OP₁を実行用レジスタ９１へ転送し新しい
マクロ命令が実行される。 (10) ステツプ(8)でメモリ読出し要求されたデー
タ、すなわちマクロ命令OP₁のオペランドがフ
エツチレジスタ８７に保持される。この値は
ALUへ送られマクロ命令OP₁の演算に使われ
る。 次にML命令の実行手順について述べる第１１
図に示すメモリマツプのようにマクロ命令メモリ
８１のＰ番地からML命令が書込まれており、
ML命令の第１、第２、第３オペランドで示す
ａ，ｂ，ｃの各番地には、それぞれOPl，OPm，
OPnというマクロ命令が書込まれているものとす
る。又Ｐ＋４番地以降は、ML命令に続くマクロ
命令OP₂，OP₃，OP₄，………が順次実行される
ものとする。上記したようにマクロ命令が書込ま
れているときの実行手順を第１２図ａ乃至第１２
図ｍに示すタイミングチヤートを参照して詳細に
説明する。 (1) ML命令の手前で実行されるマクロ命令の実
行中にML命令の読出し要求を行う。すなわち
プログラムカウンタ１０３の内容Ｐをアドレス
レジスタ８３へ転送しメモリの読出し要求を行
う (2) 前記プログラムカウンタ１０３の内容はイン
クリメンタ１１３で１だけインクリメントされ
（Ｐ＋１となる）、切換器１１１を介して再びプ
ログラムカウンタ１０３に保持される。 (3) ステツプ(1)で要求したデータはマクロ命令メ
モリ８１から読出され、メモリデータバス８５
を経由してフエツチレジスタ８７に保持され
る、前記フエツチレジスタ８７に保持されたデ
ータはデコーダ９３でデコードされ、ML命令
であるか否かがチエツクされるML命令である
と判定されると、アドレス／命令プリフエツチ
制御回路１１５へ起動要求が出される（起動要
求されたアドレス／命令プリフエツチ制御回路
の動作は後述する） (4) プログラムカウンタ１０３の内容（Ｐ＋１）
をアドレスレジスタ８３へ移し次のデータの読
出し要求が行われる マクロ命令メモリ８１から読出された値ａ
（ML命令の第１オペランド）はアドレス／命令
プリフエツチ制御回路１１５の働きによつてデー
タレジスタ１１７に保持される (5) ステツプ(3)でML命令であると判断される
と、プログラムカウンタ１０３の内容はインク
リメンタ１１３で３だけインクリメントされる
（Ｐ＋４となる）、これによつてプログラムカウ
ンタ１０３が指示する番地はML命令の次のマ
クロ命令OP₂となる (6) マクロ命令OP₂の読出しを行うため、プログ
ラムカウンタ１０３の内容をアドレスレジスタ
８３へ転送し、メモリ読出し要求が行われる、
ML命令の第２、第３オペランドの読出しはア
ドレス／命令プリフエツチ制御回路１１５で行
われるため、ここでの処理は行われない (7) ステツプ(2)が繰返される (8) ステツプ(6)でマクロ命令メモリ８１に要求し
たデータはメモリデータバス８５を介してフエ
ツチレジスタ８７に保持される。前記フエツチ
レジスタ８７に保持された新しいマクロ命令
OP₂はステツプ(3)と同様にデコーダ９３でデコ
ードされML命令であるかどうかチエツクされ
る (9) 前記フエツチレジスタ８７に保持されている
マクロ命令OP₂は実行用レジスタ９１に保持さ
れる。実行用レジスタ９１の内容はML命令の
１つ手前の命令からマクロ命令OP₂に変わり、
ML命令のものは実行用レジスタ９１に保持さ
れない 次にML命令の機能を実現するアドレス／命令
プリフエツチ制御回路１１５について説明する。 デコーダ９３においてML命令であると判定さ
れると、第１３図に示すアドレス／命令プリフエ
ツチ制御回路のカウンタ１３１にクリア信号
CLRが供給される。このカウンタ１３１の動作
はANDゲート１３５の出力によつて制御され
る、カウンタ１３１へROM１３７の特定の番地
を指示する働きを有する。すなわち前記カウンタ
１３１にはANDゲート１３５を介してクロツク
信号が供給され、このクロツク信号に応答してそ
の内容を１づつインクリメントする。又前記
ROM１３７はML命令の機能を実現するように各
種制御信号を発生するためのプログラムを記憶す
るメモリである。 ROM１３７から読出された値は、ROM出力ラ
ツチ回路１３９で保持され、このラツチ回路１３
９から各種制御信号が分配される。すなわち
ROM１３７に格納されているプログラムをカウ
ンタ１３１の働きによつて０番地から実行し、
ML命令のオペランド読出しがすべて完了すると
プログラムの実行が停止される。プログラムの実
行はクロツク信号CLOCKの周期で行われる。メ
モリアドレスレジスタ１４１はプログラムカウン
タ１０３をソースとしてML命令の第１、第２、
第３オペランドのアドレスを指示するために用い
る。セレクタ１４３はマクロ命令メモリ８１から
読出すべき番地を指示するソースと切換える働き
をもち、ソースとしてはメモリアドレスレジスタ
１４１、Ａレジスタ１１９、Ｂレジスタ１２１、
Ｃレジスタスタツク１２３がある。この切換は信
号SEによつて行われる。マクロ命令メモリ８１
に対して読出し要求を言うときは、セレクタ１４
３で選択されたソースの値すなわち番地を出力バ
ツフア１４５を介してメモリアドレスバス１０６
へ送出すると同時にメモリ読出し要求信号RDRQ
を送出する。メモリアドレスバス１０９に送出さ
れた値はアドレスレジスタ８３に転送され、マク
ロ命令メモリ８１の当該番地の内容が読出され
る。読出された値はメモリデータバス８５へ送出
され、データレジスタ１１７に保持される。これ
によつてレデイ信号RDYが前記ANDゲート１３
５に送られ、カウンタ１３１の動作が許可状態と
なる。前記レデイ信号RDYの働きは、ROM１３
７に格納されたプログラムの実行をマクロ命令メ
モリ８１からのメモリ読出し完了迄待つための制
御に使われる。レデイ信号RDYによつてカウン
タ１２４の動作が許可状態になると、クロツク信
号CLOCKに従つてカウンタ１３１の内容は１だ
けインクリメントされる。前記マクロ命令メモリ
８１から読出され、前記データレジスタ１１７に
保持された値はROM出力ラツチ回路１３９から
出力された許可信号ENAによつてＡレジスタ１
１９、Ｂレジスタ１２１、又はＣレジスタスタツ
ク１２３のいづれかに格納される。すなわち各々
のレジスタにはML命令の第１、第２及び第３オ
ペランドの値が格納される。Ａレジスタ１１９、
Ｂレジスタ１２１、Ｃレジスタスタツク１２３に
格納された値はマクロ命令メモリ８１に対する番
地情報が入つたことになる。これらの番地のマク
ロ命令もアドレス／命令プリフエツチ制御回路１
１５で前記マクロ命令メモリ８１から読出され
る。Ａレジスタ１１９の内容で指定されるマクロ
命令メモリ８１の読出しも第１オペランドの値ａ
の読出しと同様である。すなわちROM出力ラツ
チ回路１３９は信号SEによつてセレクタ１４３
のソースをＡレジスタ１１９にし、出力許可信号
OEによつて出力バツフア１４５を出力許可状態
にする。同時にメモリ読出し要求信号RDRQによ
つてマクロ命令メモリ８１に対してメモリ読出し
要求を行う。この結果Ａレジスタ１１９の内容は
メモリアドレスバス１０９を介してアドレスレジ
スタ８３へ送られる。マクロ命令メモリ８１から
読出された値は前述した読出しと同様にデータレ
ジスタ１１７がに保持される。第１３図には図示
していないがデータレジスタ１１７に保持された
値はROM出力ラツチ回路１３９から出力される
許可信号ENAによつて命令レジスタ１２５，１
２７，１２９のいづれかに格納される。以上の動
作がすべて完了するとフリツプフロツプ１４７の
出力DTEは“１”となりML命令のオペランド読
出しが完了したことを指示する。 第１のデコーダ９３からの起動要求に対しML
命令のオペランド読出しは次の通りである。なお
この動作のタイミングは第１２図に示すタイミン
グチヤートに基づいている。 プログラムカウンタ１０３の内容をメモリア
ドレスレジスタ１４１へロードする すでに述べたML命令の実行手順においてス
テツプ(4)のマクロ命令メモリ８１からの読出し
データをデータレジスタ１１７に保持する データレジスタ１１７に保持されている値を
Ａレジスタにロードする Ａレジスタ１１９の内容を出力バツフア１４
５を介してメモリアドレスバス１０９へ送出
し、マクロ命令メモリ８１から読出し要求を行
う メモリアドレスレジスタ１４１の内容を１だ
けインクリメントする ステツプでマクロ命令メモリ８１から読出
され、データレジスタ１１７に保持された値
（マクロ命令OPl）を命令レジスタ１２５へ格
納する メモリアドレスレジスタ１４１の内容を出力
バツフア１４５を介してメモリアドレスバス１
０９へ送出しマクロ命令メモリ８１に対して読
出し要求を行う マクロ命令メモリ８１から読出され、データ
レジスタ１１７に保持されていた値ｂをＢレジ
スタ１２１に格納する Ｂレジスタ１２１の内容を出力バツフア１４
５を介してメモリアドレスバス１０９へ送出
し、マクロ命令メモリ８１に対して読出し要求
を行う メモリアドレスレジスタ１４１の内容を１だ
けインクリメントする ステツプでマクロ命令メモリ８１から読出
され、データレジスタ１１７に保持された値
（マクロ命令OPm）を命令レジスタ１２７に格
納する メモリアドレスレジスタ１４１の内容を出力
バツフア１４５を介してメモリアドレスバス１
０９に送出しマクロ命令メモリ８１に対して読
出し要求を行う マクロ命令メモリ８１から読出され、データ
レジスタ１１７に保持された値ＣをＣレジスタ
スタツク１２３に格納する 前記Ｃレジスタスタツク１２３に格納した値
を出力バツフア１４５を介してメモリアドレス
バス１０９へ送出しマクロ命令メモリ８１から
読出し要求を行う マクロ命令メモリ８１から読出され、データ
レジスタ１１７に保持された値（マクロ命令
OPn）を命令レジスタスタツク１２９に格納す
る 次にBTC命令、BFC命令について詳細に説明
する。BTC命令、BFC命令はいずれも分岐命令
で、分岐先の番地はML命令の第１オペランド、
又は第２オペランドで示す番地である。両者の命
令の異る点はこれらのマクロ命令に含まれるマス
クビツトとALUの演算結果で示されるフラツグ
の条件判定の方法である。ここではBTC命令に
ついて説明する。 第１４図に示すように、マクロ命令メモリ８１
のＰ番地にBTC命令が書込まれていたときの動
作を第１５図ａ乃至ｋに示すタイミングチヤート
に従つて詳細に説明する (1) BTC命令の１ステツプ前で実行されるマク
ロ命令の実行中にBTC命令の読出し要求を行
う。すなわちプログラムカウンタ１０３の内容
をメモリアドレスバス１０９を経由してアドレ
スレジスタ８３へ送出しメモリ読出し要求を行
う (2) プログラムカウンタ１０３の内容がインクリ
メンタ１１３により１だけインクリメントされ
前記プログラムカウンタ１０３に保持される (3) ステツプ１で要求したデータがマクロ命令メ
モリ８１から読出され、メモリデータバス８５
を経由してフエツチレジスタ８７にロードされ
る。フエツチレジスタ８７に保持されたBTC
命令はデコーダ９３でデコードされML命令で
あるかどうかチエツクされる (4) プログラムカウンタ１０３の内容をアドレス
レジスタ８３へ転送し次の命令の読出し要求を
マクロ命令メモリ８１に対して行う (5) フエツチレジスタ８７の内容は実行用レジス
タ９１へ転送される。実行用レジスタ９１の内
容すなわちBTC命令固有のマイクロプログラ
ムの先頭番地がマイクロプログラムシーケンサ
９７に供給される (6) 実行用レジスタ９１に保持されているBTC
命令のマスクビツトはALUへ送られる。 BTC命令の手前のマクロ命令の実行結果で
定まるフラツグと条件判定がされる さらに現在実行中のBTC命令より手前で実
行されたML命令によつてこの命令の第１、第
２、第３オペランドの値がＡレジスタ１１９、
Ｂレジスタ１２１、Ｃレジスタスタツク１２３
及び命令レジスタ１２５，１２７，１２９に格
納されているかどうかチエツクする、メモリア
ドレスバス１０９やメモリデータバス８５がバ
スビジーの状態のため、これらのレジスタに格
納されていないときは、格納が完了する迄この
ステツプで待ち状態となり、データが格納済み
であれば以下の動作を行う 条件判定の結果がＦ＝１であればＡレジスタ
１１９の内容（値ａ）はアドレス／命令プリフ
エツチ制御回路１１５、内部バス１４９、及び
切換器１１１を経由してプログラムカウンタ１
０３へ保持される。 (7) プログラムカウンタ１０３の内容は１だけイ
ンクリメントされ分岐先のマクロ命令の次の番
地を指示する (8) プログラムカウンタ１０３の内容をアドレス
レジスタ８３へ転送しマクロ命令メモリ８１に
対しマクロ命令OP1のメモリの読出し要求を行
う (9) ステツプ(6)で条件判定の結果がＦ＝１である
から、命令レジスタ１２５の内容（マクロ命令
OPl）がセレクタ８９を経由して実行用レジス
タ９１へ転送される。実行用レジスタ９１の内
容すなわちマクロ命令OPl固有のマイクロプロ
グラムの先頭番地がマイクロプログラムシーケ
ンサ９７に供給される。この結果BTC命令の
実行を完了し、マクロ命令OPlの実行に入る。 以上述べたのはBTC命令において条件判定
結果がＦ＝１の場合であるが、Ｆ＝０の場合は
ステツプ(6)でＢレジスタの内容（値はｂ）がプ
ログラムカウンタ１０３に移され、かつステツ
プ(9)で命令レジスタ１２７の内容（マクロ命令
OPm）が実行用レジスタ９１に移される点が
異るのみで他は全く同一のことを行う 次にEND命令の働きについて述べる END命令も分岐命令の１つで分岐先番地はML
命令の第３オペランドで示す番地である。第１６
図に示すようにマクロ命令メモリ８１のＰ番地に
END命令が書込まれているときの動作を第１７
図に示すタイミングチヤートに従つて詳細に説明
する (1) END命令の手前で実行されるマクロ命令の
実行中にEND命令の読出し要求を行う。すな
わちプログラムカウンタ１０３の内容をアドレ
スレジスタ８３へ転送しメモリ読出し要求を行
う (2) プログラムカウンタ１０３の内容はインクリ
メンタ１１３で１だけインクリメントされ、切
換器１１１を経由して再びプログラムカウンタ
１０３に保持される。 (3) ステツプ(1)で要求したデータはマクロ命令メ
モリ８１から読出され、メモリデータバス８５
を経由してフエツチレジスタ８７にロードされ
る。フエツチレジスタ８７に保持されたEND
命令はデコーダ９３でデコードされML命令で
あるかどうかチエツクされる。 (4) プログラムカウンタ１０３の内容をアドレス
レジスタ８３へ移し次の命令の読出し要求を行
う 但し読出された値はすでにBTC命令の動作
で述べた如くフエツチレジスタ８７に保持され
るが使用されない。 (5) フエツチレジスタ８９の内容は実行用レジス
タ９１へ転送される。実行用レジスタ９１の内
容すなわちEND命令固有のマイクロプログラ
ムの先頭番地がマイクロプログラムシーケンサ
９７に供給される。 (6) END命令の実行によつてＣレジスタスタツ
ク１２３をポツプアツプして取出された値をア
ドレス／命令プリフエツチ制御回路１１５、内
部バス１４９、切換器１１１を経由してプログ
ラムカウンタ１０３に保持される。 (7) プログラムカウンタ１０３の内容は１だけイ
ンクリメントされ、分岐先のマクロ命令OPm
の次の番地Ｃ＋１を指示する。 (8) プログラムカウンタ１０３の内容をアドレス
レジスタ８３へ移しマクロ命令メモリ８１に対
しメモリ読出し要求を行う (9) 命令レジスタスタツク１２９をポツプアツプ
して取出された値をセレクタ８９を経由して実
行レジスタ９１に保持する。実行用レジスタ９
１の内容すなわちマクロ命令OPm固有のマイ
クロプログラムの先頭番地がマイクロプログラ
ムシーケンサ９７に供給される。これでEND
命令の実行が完了され、マクロ命令OPnの実行
に入る。 この発明によれば、分岐条件に対応した分岐先
のアドレスを複数のレジスタにセツトする命令を
デコードし分岐命令を実行する以前に、分岐先の
命令をレジスタへプリフエツチする構成としたの
で、制御が簡単なパイプラインレジスタ方式の演
算制御装置が得られる。又制御が簡単であるため
論理素子数、回路数を低減化することができると
共にコストダウンを計ることができる。

【図面の簡単な説明】

第１図は従来技術における理想的なパイプライ
ン制御を説明するための説明図、第２図は従来技
術におけるパイプライン制御のブロツク図、第３
図は第２図に示した各ユニツトの動作を説明する
ための説明図、第４図は従来技術におけるパイプ
ライン制御による演算制御装置において命令を実
行実行の流れを説明するための説明図、第５図は
第４図に示したＥユニツト内のバツフア構成を示
す図、第６図は第４図に示したＰユニツトの構成
を示す構成図、第７図はこの発明に使用される命
令を説明するために関連出願から引用した演算制
御装置のハードウエアブロツク図、第８図はこの
発明の演算制御装置の一実施例を示すブロツク
図、第９図は第８図に示したマクロ命令メモリに
書込まれたマクロ命令のメモリマツプ、第１０図
ａ乃至ｇは第９図で示したマクロ命令が順番に実
行されたときのタイミングチヤート、第１１図は
マクロ命令メモリに書込まれたML命令を表わす
メモリマツプ、第１２図ａ乃至ｍは第１１図に示
したML命令が実行されて第１、第２及び第３オ
ペランドの値がプリフエツチされる手順と、この
動作と並列して実行されるML命令に続くマクロ
命令群のタイミングチヤート、第１３図は第８図
に示したアドレスコントローラの詳細ブロツク
図、第１４図はマクロ命令メモリに書込まれてい
るBTC命令を示すメモリマツプ、第１５図ａ乃
至ｋは第１４図に示したBTC命令が実行された
ときのタイミングチヤート、第１６図はマクロ命
令メモリに書込まれたEND命令を示すメモリマ
ツプ、第１７図ａ乃至ｉは、第１６図に示した
END命令を実行したときのタイミングチヤート
である。 ８１……マクロ命令メモリ、８３……アドレス
レジスタ、８５……メモリデータバス、８７……
フエツチレジスタ、８９……切換スイツチ、９１
……実行用レジスタ、９３，９５……デコーダ、
９７……マイクロプログラムシーケンサ、９９…
…マイクロプログラムROM、１０１……命令レ
ジスタ、１０３……プログラムカウンタ、１０５
……バスコントローラ、１０７……アドレスコン
トローラ、１０９……メモリアドレスバス、１１
１……切換器、１１３……インクリメンタ、１１
５……アドレスコントローラ、１１７……データ
レジスタ、１１９，１２１，１２３……レジス
タ、１２５，１２７，１２９……命令レジスタ、
１３１……カウンタ、１３７……ROM、１３９
……ROM出力ラツチ回路、１４１……メモリア
ドレスレジスタ、１４３……セレクタ、１４５…
…出力バツフア、１４７……フリツプフロツプ、
１４９……内部バス。

Claims (1)

【特許請求の範囲】
1. １ 与えられたデータの条件を判定し、その条件
   にしたがつて特定の分岐先アドレスに進み、複数
   の構造化されたプログラムからなり、マクロ分岐
   命令を有するプログラムを実行する分岐考慮型演
   算制御装置において、オペランドフイールドに分
   岐先アドレスを有する分岐先アドレス設定命令を
   有する複数のマクロ命令を格納するメインメモリ
   装置と；実行すべき命令のアドレスを指示するプ
   ログラムカウンタと；前記プログラムの第１ブロ
   ツクのエントリアドレスを格納する第１レジスタ
   と前記プログラムの第２ブロツクのエントリアド
   レスを格納する第２レジスタと；前記プログラム
   の第３ブロツクのエントリアドレスを格納する第
   １プツシユダウンスタツクと；前記プログラムの
   第１ブロツクのエントリアドレスに対応する、前
   記メインメモリ装置のマクロ命令を格納する第３
   レジスタと；前記プログラムの第２ブロツクのエ
   ントリアドレスに対応する、前記メインメモリ装
   置のマクロ命令を格納する第４レジスタと；前記
   プログラムの第３ブロツクのエントリアドレスに
   対応する、前記メインメモリ装置のマクロ命令を
   格納する第２プツシユダウンスタツクと；前記プ
   ログラムカウンタに所定のアドレスを指示し、前
   記メインメモリ装置からマクロ命令を読み、前記
   プログラムの第１、第２および第３ブロツクの内
   容である各命令のエントリアドレスを前記メイン
   メモリ装置から読込む手段と；前記メインメモリ
   装置から読まれたマクロ命令をデコードし、デコ
   ードした命令が分岐先アドレス設定命令であると
   き、特定信号を出力するデコード手段と；前記デ
   コード手段からの特定信号に応答して、前記エン
   トリアドレスをそれぞれ、前記第１および第２レ
   ジスタ、および前記第１プツシユダウンスタツク
   に格納する手段と、前記第１および第２レジスタ
   の内容をアンロードすると共に、前記第１プツシ
   ユダウンスタツクをポツプアツプし、前記第１レ
   ジスタ、第２レジスタおよび第１プツシユダウン
   スタツクの内容をシーケンスに従つて前記プログ
   ラムカウンタに格納する手段と；前記第１、第２
   レジスタ、および第１プツシユダウンスタツクの
   内容に対応する、前記メインメモリ装置から、前
   記第１、第２、および第３ブロツクの第１、第２
   および第３の所定のマクロ命令を読出し、前記第
   ３レジスタ、第４レジスタおよび第２プツシユダ
   ウンスタツクに格納する手段と；前記マクロ命令
   が第１の分岐条件を表わす分岐命令であるとき前
   記第３のレジスタに格納されたマクロ命令を読出
   し、前記マクロ命令が第２の分岐条件を表わす分
   岐命令であるとき前記第４のレジスタに格納され
   たマクロ命令を読出し、前記マクロ命令がプログ
   ラムの終了を表わすEND命令であるとき前記第
   ２プツシユダウンスタツクに格納されているマク
   ロ命令を読出す手段とを備えたことを特徴とする
   分岐考慮型演算制御装置。