JPS60196958A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPS60196958A JPS60196958A JP5237084A JP5237084A JPS60196958A JP S60196958 A JPS60196958 A JP S60196958A JP 5237084 A JP5237084 A JP 5237084A JP 5237084 A JP5237084 A JP 5237084A JP S60196958 A JPS60196958 A JP S60196958A
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- photoresist
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- hole
- etching
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術与野）
この発明は半導体集積回路の製造方法に係り、特に多層
配線におけるスルーホール部の形成方法に関する。
配線におけるスルーホール部の形成方法に関する。
（従来技術）
半導体集積回路における多層配線形成工程の中で、欠く
ことのできないものに、スルーホール部の形成工程があ
る。従来、スルーホール部の形成工程は、第１図に示す
ように行われている。その方法を説明すると、第１図（
ａ）において、１１は第１の配線であり、まず、この第
１の配線１１上に第１図（ｂ）に示すように中間絶縁膜
１２を形成する。
ことのできないものに、スルーホール部の形成工程があ
る。従来、スルーホール部の形成工程は、第１図に示す
ように行われている。その方法を説明すると、第１図（
ａ）において、１１は第１の配線であり、まず、この第
１の配線１１上に第１図（ｂ）に示すように中間絶縁膜
１２を形成する。
次に、その中間絶縁膜１２の所定の部分に、ホトリソグ
ラフィにより第１図（Ｃ）に示すようにスルー ′ホー
ル１３を形成し、第１の配線１工の表面を露出させる。
ラフィにより第１図（Ｃ）に示すようにスルー ′ホー
ル１３を形成し、第１の配線１工の表面を露出させる。
しかる後、第１図（ｄ）に示すように第２の配線金ｐＪ
４１４を蒸着して、前記スルーホール１３において第１
の配線ｌｌと第２の配線（第２の配線金属１４）との接
続をとる。
４１４を蒸着して、前記スルーホール１３において第１
の配線ｌｌと第２の配線（第２の配線金属１４）との接
続をとる。
しかしながら、このような方法では、スルーホール部が
、中間絶縁膜１２の厚さ分の段差を上層の配線金属（第
２の配線金属１４）にカバーさせるという構造と々るた
め、スルーホール部３の断面形状の如何によっては、ス
ルーホール部において配線抵抗の増大や、場合によって
は上層の配線金属の段切れが発生するという欠点があっ
た。
、中間絶縁膜１２の厚さ分の段差を上層の配線金属（第
２の配線金属１４）にカバーさせるという構造と々るた
め、スルーホール部３の断面形状の如何によっては、ス
ルーホール部において配線抵抗の増大や、場合によって
は上層の配線金属の段切れが発生するという欠点があっ
た。
（発明の目的）
この発明は上記の点に鑑みなされたもので、その目的は
、スルーホール部における配線抵抗の増大や、断線を防
止することにある。
、スルーホール部における配線抵抗の増大や、断線を防
止することにある。
（発明の概要）
この発明の要点は、第１の金属からなる第１の配線上に
第２の金属を蒸着した後、スルーホールを形成したい部
分の前記第２の金属をホトリソグラフィによって遮択的
に残し、しかる後、ホトリソグラフィに用いたホトレジ
ストを残したまま全面に絶縁膜を被着する一方、リフト
オフ法で前記第２の金属上の絶縁膜を除去することによ
り、埋込みスルーホールを形成することにある。
第２の金属を蒸着した後、スルーホールを形成したい部
分の前記第２の金属をホトリソグラフィによって遮択的
に残し、しかる後、ホトリソグラフィに用いたホトレジ
ストを残したまま全面に絶縁膜を被着する一方、リフト
オフ法で前記第２の金属上の絶縁膜を除去することによ
り、埋込みスルーホールを形成することにある。
（実施例）
以下この発明の一実施例を第２−図を参照して説明する
。
。
第２図（ａ）において、２１は、第１の金属としてのア
ルミ系金属、具体的にはシリコン含有アルミや銅含有ア
ルミなどからなる厚さ０．６μｍ程度の第１の配線であ
シ、まず、この第１の配線２１上に第２図（ｂ）に示す
ように第２の金属２２を７０００Ａ程度の財！厚でスパ
ッタ蒸シーする。ここで、舘２の金属２２はタングステ
ン系金属、例えばタングステンを生成分として１０％は
どチタンを含む金属からなる。
ルミ系金属、具体的にはシリコン含有アルミや銅含有ア
ルミなどからなる厚さ０．６μｍ程度の第１の配線であ
シ、まず、この第１の配線２１上に第２図（ｂ）に示す
ように第２の金属２２を７０００Ａ程度の財！厚でスパ
ッタ蒸シーする。ここで、舘２の金属２２はタングステ
ン系金属、例えばタングステンを生成分として１０％は
どチタンを含む金属からなる。
次に、その第２の金属２２上に第２図（Ｑ）に示すよう
にホトレジスト２３ン還布する。
にホトレジスト２３ン還布する。
しかる後、スルーホールを形成したい部分の前記第２の
金属２２を、ホトリソグラフィによって選択的に残す。
金属２２を、ホトリソグラフィによって選択的に残す。
これを詳述すると、まず、第２図（ｄ）に示すようにホ
トレジスト２３をパターン化し、次に、そのホトレジス
ト２３をマスクとして同第２図（ｄ）に示すように第２
の金属２２をエツチングすることによシ、第２の金属２
２を前記所定部分にのみ残す。この時、エツチングは、
ＣＦ、を主成分とするガスを用いたプラズマエツチング
で行う。
トレジスト２３をパターン化し、次に、そのホトレジス
ト２３をマスクとして同第２図（ｄ）に示すように第２
の金属２２をエツチングすることによシ、第２の金属２
２を前記所定部分にのみ残す。この時、エツチングは、
ＣＦ、を主成分とするガスを用いたプラズマエツチング
で行う。
また、このエツチング時、若干のサイドエッチを行うこ
とによシ、前記第２図（ｄ）に示すようにホトレジスト
２３のひさしく約０．５μｍ長）２４を作る。
とによシ、前記第２図（ｄ）に示すようにホトレジスト
２３のひさしく約０．５μｍ長）２４を作る。
なお、前記第２の金属２２にタングステン系金属を用い
ると、アルミ（第１の配線２１）との選択エッチが前記
ＣＦ、を主成分するガスのプラズマエツチングにより容
易に行える。
ると、アルミ（第１の配線２１）との選択エッチが前記
ＣＦ、を主成分するガスのプラズマエツチングにより容
易に行える。
続いて、前記ホトリソグラフィに用いたホトレジスト２
３を残したまま、第２図（ｅ）に示すように全面に絶縁
膜２５を形成する。ここで、絶縁膜２５はスパッタ５ｉ
０２膜、つｔ−クスバッタ蒸着された５ｉ０２膜からな
フ、膜厚は５ｏｏｏＡ程度である。
３を残したまま、第２図（ｅ）に示すように全面に絶縁
膜２５を形成する。ここで、絶縁膜２５はスパッタ５ｉ
０２膜、つｔ−クスバッタ蒸着された５ｉ０２膜からな
フ、膜厚は５ｏｏｏＡ程度である。
しかる後、弗化水素酸系のエッチャント、例えば５チＨ
Ｆで絶縁膜２５を１０００ Ａ厚程度エツチングするこ
とによフ、第２図（ｆ）に示すようにホトレジスト２３
の端部な露出させる。
Ｆで絶縁膜２５を１０００ Ａ厚程度エツチングするこ
とによフ、第２図（ｆ）に示すようにホトレジスト２３
の端部な露出させる。
その後、アセトンなどの有機溶剤や超音波洗浄によりホ
トレジスト２３を第２図（ｇ）に示すように除去し、そ
の上の絶縁膜２５を除去する。すなわち、す７トオ７法
によシ第２の金属２２上の絶縁膜２５を除去する。これ
により、スルーホールを形成したい部分にのみ第２の金
属２２が残り、埋込みスルーホールが形成された第２図
（ｇ）に示す表面平坦な構造が得られる。
トレジスト２３を第２図（ｇ）に示すように除去し、そ
の上の絶縁膜２５を除去する。すなわち、す７トオ７法
によシ第２の金属２２上の絶縁膜２５を除去する。これ
により、スルーホールを形成したい部分にのみ第２の金
属２２が残り、埋込みスルーホールが形成された第２図
（ｇ）に示す表面平坦な構造が得られる。
（発明の効果）
以上の一実施例から明らかなように、この発明の方法で
は、第２の金属による狸込みスルーホールを形成する。
は、第２の金属による狸込みスルーホールを形成する。
したがって、スルーホール部に段差を生じないので、同
一スルーホール位置に多ｍにわたる配線の松み重ねを形
成しても、上層の配線が段切れを引き起したシ、抵抗の
増大をきたしｆｃ＃）することがなくなる。
一スルーホール位置に多ｍにわたる配線の松み重ねを形
成しても、上層の配線が段切れを引き起したシ、抵抗の
増大をきたしｆｃ＃）することがなくなる。
第１図は多層配線における従来のスルーホール部の形成
工程を示す断面図、第２図はこの発明の半導体集積回路
の製造方法の一実施例を示す断面図である。 ２１・・・第１の配線、２２・・・第２の金属、２３・
・・ホトレノスト、２４・・・ひさし、２５・・・絶縁
膜。 特許出願人 沖電気工業株式会社 第１図 第２図 ２３ 手続補正′書 昭和開部１０月１９日 特許庁長官志賀 字数 １、事件の表示 昭和５９年特 許 願第 ５２３７０ 号２、発明の名
称 ゛ 半導体集積回路の製造方法 ３、補正をする者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、補正の内容 １）明細書６頁５行「や超音波洗浄」を削除する。 ２）同６頁１８行「配線」を「スルーホール」と訂正す
る。
工程を示す断面図、第２図はこの発明の半導体集積回路
の製造方法の一実施例を示す断面図である。 ２１・・・第１の配線、２２・・・第２の金属、２３・
・・ホトレノスト、２４・・・ひさし、２５・・・絶縁
膜。 特許出願人 沖電気工業株式会社 第１図 第２図 ２３ 手続補正′書 昭和開部１０月１９日 特許庁長官志賀 字数 １、事件の表示 昭和５９年特 許 願第 ５２３７０ 号２、発明の名
称 ゛ 半導体集積回路の製造方法 ３、補正をする者 事件との関係 特許出願人 （０２９）沖電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発）６、補
正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７、補正の内容 １）明細書６頁５行「や超音波洗浄」を削除する。 ２）同６頁１８行「配線」を「スルーホール」と訂正す
る。
Claims (2)
- （１）金属配線層を複数層有する半導体集積回路の少な
くとも１つの配線層を形成する工程において、第１の金
属により形成された第１の配線の上に第２の金属を蒸着
する工程と、その後に、スルーホールを形成したい部分
の前記第２の金属なホトリソグラフィによって選択的に
残す工程と、この工程のホトリソグラフィに用いたホト
レジストを残したまま全面に絶縁膜な被着する工程と、
この工程で被着された前記絶縁膜の一部をエツチングし
て前記ホトレジストの端部な露出させる工程と、その後
に、前記ホトレジストと共に第２の金属の上の絶縁膜を
除去する工程とを具備することを特徴とする半導体集積
回路の製造方法。 - （２）第１の金属をアルミ系金属、第２の金属をタング
ステン系金属、絶縁膜をスパッタＳ ｉ Ｏｘとし、ホ
トリソグラフィにおける第２の金属のエツチングがＣＦ
、を主成分とするガスを用いたプラズマエツチングで、
同時に若干のサイドエッチを行ってホトレジストのひさ
しを作ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237084A JPS60196958A (ja) | 1984-03-21 | 1984-03-21 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5237084A JPS60196958A (ja) | 1984-03-21 | 1984-03-21 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60196958A true JPS60196958A (ja) | 1985-10-05 |
Family
ID=12912917
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5237084A Pending JPS60196958A (ja) | 1984-03-21 | 1984-03-21 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60196958A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5124275A (en) * | 1990-02-09 | 1992-06-23 | U.S. Philips Corporation | Method of manufacturing by autoalignment an integrated semiconductor device comprising at least the formation of an encapsulated first electrode contact provided with spacers and of a second autoaligned electrode contact on the former |
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
-
1984
- 1984-03-21 JP JP5237084A patent/JPS60196958A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5202286A (en) * | 1989-02-27 | 1993-04-13 | Mitsubishi Denki Kabushiki Kaisha | Method of forming three-dimensional features on substrates with adjacent insulating films |
| US5124275A (en) * | 1990-02-09 | 1992-06-23 | U.S. Philips Corporation | Method of manufacturing by autoalignment an integrated semiconductor device comprising at least the formation of an encapsulated first electrode contact provided with spacers and of a second autoaligned electrode contact on the former |
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