JPS6255701B2 - - Google Patents
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- JPS6255701B2 JPS6255701B2 JP55033648A JP3364880A JPS6255701B2 JP S6255701 B2 JPS6255701 B2 JP S6255701B2 JP 55033648 A JP55033648 A JP 55033648A JP 3364880 A JP3364880 A JP 3364880A JP S6255701 B2 JPS6255701 B2 JP S6255701B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- Engineering & Computer Science (AREA)
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Description
【発明の詳細な説明】
本発明は多層配線を有する半導体装置を製造す
る方法に関する。
る方法に関する。
従来、多層配線を形成する方法として、例えば
第１図に見られるように、第１層目配線１を絶縁
膜２で覆い、該絶縁膜２にコンタクト穴（viaホ
ール）２ａを形成し、その後、第２層目配線３を
形成するものが知られている。
第１図に見られるように、第１層目配線１を絶縁
膜２で覆い、該絶縁膜２にコンタクト穴（viaホ
ール）２ａを形成し、その後、第２層目配線３を
形成するものが知られている。
しかしながら、これに依るとコンタクト穴２ａ
を配線１上に正確に位置合せして形成しなければ
ならないこと、またエツチング精度を出し難いこ
と、更にまた矢印で示したようなカバレイジの悪
さに依り配線３が断線し易いことなどの問題があ
る。
を配線１上に正確に位置合せして形成しなければ
ならないこと、またエツチング精度を出し難いこ
と、更にまた矢印で示したようなカバレイジの悪
さに依り配線３が断線し易いことなどの問題があ
る。
本発明は多層配線を形成する際に、配線層間を
結ぶためのコンタクト穴を形成しなくて済むよう
に、また段差に起因する上層配線の断線が起らな
いようにすることを目的とするものであり、その
目的は本発明によれば、多層配線構造を有する半
導体装置の製造方法において、半導体基板上に配
線膜を形成し、前記配線膜とは弗素系の反応ガス
によるドライエツチングに対する被エツチングレ
ートの異なる導電材料よりなる導電体膜を形成す
る工程と、前記導電体膜及び配線膜を部分的に除
去して前記配線膜よりなる所定パターンの第１の
配線体を形成する工程と、前記第１の配線体が形
成されていない前記半導体基板上の部分に前記第
１の絶縁膜を前記配線膜と導電体膜の接続面より
表面がやや高くなるように被着形成する工程と、
弗素系反応ガスのドライエツチングにより前記第
１の配線体上の前記導電体膜を部分的に除去して
前記第１の配線体より狭い柱状突起体を形成する
と共に、記第１の絶縁膜をその表面が配線膜と導
電体膜の接続面の高さとほぼ同じになるよう除去
する工程と、前記柱状突起体の側周を囲み前記第
１の配線体及び前記第１の絶縁膜の上面を覆う第
２の絶縁膜を形成する工程と前記柱状突起体及び
前記第２の絶縁膜の上に第２の配線体を形成する
工程とを含むことを特徴とする半導体装置の製造
方法を提供することにより達成される。
結ぶためのコンタクト穴を形成しなくて済むよう
に、また段差に起因する上層配線の断線が起らな
いようにすることを目的とするものであり、その
目的は本発明によれば、多層配線構造を有する半
導体装置の製造方法において、半導体基板上に配
線膜を形成し、前記配線膜とは弗素系の反応ガス
によるドライエツチングに対する被エツチングレ
ートの異なる導電材料よりなる導電体膜を形成す
る工程と、前記導電体膜及び配線膜を部分的に除
去して前記配線膜よりなる所定パターンの第１の
配線体を形成する工程と、前記第１の配線体が形
成されていない前記半導体基板上の部分に前記第
１の絶縁膜を前記配線膜と導電体膜の接続面より
表面がやや高くなるように被着形成する工程と、
弗素系反応ガスのドライエツチングにより前記第
１の配線体上の前記導電体膜を部分的に除去して
前記第１の配線体より狭い柱状突起体を形成する
と共に、記第１の絶縁膜をその表面が配線膜と導
電体膜の接続面の高さとほぼ同じになるよう除去
する工程と、前記柱状突起体の側周を囲み前記第
１の配線体及び前記第１の絶縁膜の上面を覆う第
２の絶縁膜を形成する工程と前記柱状突起体及び
前記第２の絶縁膜の上に第２の配線体を形成する
工程とを含むことを特徴とする半導体装置の製造
方法を提供することにより達成される。
以下本発明の一実施例を図面に従つて詳細に説
明する。
明する。
第２図は本発明の半導体装置の製造方法の一実
施例を工程の順に示す要部断面図である。
施例を工程の順に示す要部断面図である。
先ず、同図ａに示すように表面に絶縁層１１を
形成した半導体基板１０上に、例えばアルミニウ
ム（Al）よりなる第１層目の配線膜１２とその
上に、例えばモリブデン（Mo）のような導電材
料よりなる導電体膜１３を形成する。その方法は
蒸着法、スパツタリング法など適宜用いて良い。
また第１層目配線膜１２と導電体膜１３の材質は
同一エツチング剤に対して被エツチングレートが
大きく異なる組み合せを選べば良い。例えば第１
層目の配線膜１２にアルミニウムを用いた場合に
は導電体膜１３はモリブデン（Mo）のほか、
MoSr2，Ｗ，Cr.TiW，WSi2，Ta，Hf，Zr等を用
いることができる。
形成した半導体基板１０上に、例えばアルミニウ
ム（Al）よりなる第１層目の配線膜１２とその
上に、例えばモリブデン（Mo）のような導電材
料よりなる導電体膜１３を形成する。その方法は
蒸着法、スパツタリング法など適宜用いて良い。
また第１層目配線膜１２と導電体膜１３の材質は
同一エツチング剤に対して被エツチングレートが
大きく異なる組み合せを選べば良い。例えば第１
層目の配線膜１２にアルミニウムを用いた場合に
は導電体膜１３はモリブデン（Mo）のほか、
MoSr2，Ｗ，Cr.TiW，WSi2，Ta，Hf，Zr等を用
いることができる。
次いで同図ｂに示すようにホトレジスト膜１４
をマスクとしてドライエツチング法を用いて導電
体膜１３及び第１層目の配線膜１２のパターニン
グを行なう。例えばまず四弗化炭素（CF4）等弗
素系ガスを用いたプラズマエツチング法により
Moよりなる導電体膜１３を選択的に除去し、次
に四塩化炭素（CCl4）等の塩素系ガスを用いたプ
ラズマエツチング法により第１層目の配線膜１２
を選択的に除去する。これにより先ず第１の配線
体１２が形成された。
をマスクとしてドライエツチング法を用いて導電
体膜１３及び第１層目の配線膜１２のパターニン
グを行なう。例えばまず四弗化炭素（CF4）等弗
素系ガスを用いたプラズマエツチング法により
Moよりなる導電体膜１３を選択的に除去し、次
に四塩化炭素（CCl4）等の塩素系ガスを用いたプ
ラズマエツチング法により第１層目の配線膜１２
を選択的に除去する。これにより先ず第１の配線
体１２が形成された。
次いで同図ｃに示すように一酸化シリコン，二
酸化シリコン等を蒸着する等の方法により被着せ
しめて第１の絶縁膜１５を前記第１の配線体１２
の厚さより稍厚く形成する。
酸化シリコン等を蒸着する等の方法により被着せ
しめて第１の絶縁膜１５を前記第１の配線体１２
の厚さより稍厚く形成する。
次いで同図ｄに示すように、前記ホトレジスト
膜１４を除去することによりその上に被着せる第
１の絶縁膜１５を同時に除去し、新たにホトレジ
スト膜１６を形成する。該ホトレジスト膜１６は
形成すべき柱状突起体のパターンを有するものと
する。そしてこのホトレジスト膜１６をマスクと
して前述のCF4を反応ガスとするプラズマエツチ
ング法により導電体膜１３をパターニングして第
１の配線体１２上に柱上突起体１３を形成する。
この場合Alよりなる第１の配線体１２はエツチ
ングされないが、第１の絶縁膜１５に用いた一酸
化シリコン，二酸化シリコンは若干エツチングさ
れる。例えば上記プラズマエツチングにおいて反
応圧力を0.7〔Torr〕，印加電力を200〔Ｗ〕とす
ると被エツチングレートはMoが約700〔Å／
分〕，二酸化シリコン（SiO2）は約150〔Å／分〕
となる。従つて導電体膜１３の厚さを約0.7〔μ
ｍ〕とすれば、これのパターニングに約10〔分〕
を要するので、第１の絶縁膜１５を予め第１の配
線体１２の厚さより約1500〔Å〕厚く形成してお
くことにより、柱状突起体１３の形成終了時に第
１の絶縁膜１５と第１の配線体１２とほぼ同一厚
さとすることができる。
膜１４を除去することによりその上に被着せる第
１の絶縁膜１５を同時に除去し、新たにホトレジ
スト膜１６を形成する。該ホトレジスト膜１６は
形成すべき柱状突起体のパターンを有するものと
する。そしてこのホトレジスト膜１６をマスクと
して前述のCF4を反応ガスとするプラズマエツチ
ング法により導電体膜１３をパターニングして第
１の配線体１２上に柱上突起体１３を形成する。
この場合Alよりなる第１の配線体１２はエツチ
ングされないが、第１の絶縁膜１５に用いた一酸
化シリコン，二酸化シリコンは若干エツチングさ
れる。例えば上記プラズマエツチングにおいて反
応圧力を0.7〔Torr〕，印加電力を200〔Ｗ〕とす
ると被エツチングレートはMoが約700〔Å／
分〕，二酸化シリコン（SiO2）は約150〔Å／分〕
となる。従つて導電体膜１３の厚さを約0.7〔μ
ｍ〕とすれば、これのパターニングに約10〔分〕
を要するので、第１の絶縁膜１５を予め第１の配
線体１２の厚さより約1500〔Å〕厚く形成してお
くことにより、柱状突起体１３の形成終了時に第
１の絶縁膜１５と第１の配線体１２とほぼ同一厚
さとすることができる。
次いで同図ｅに示すように、再びSiO2を柱状
突起体１３とほぼ同じ厚さに蒸着して第２の絶縁
膜１７を形成し、更に前記ホトレジスト膜１６を
除去し、その上に被着せる第２の絶縁膜も同時に
除去する。このようにして同図ｆに示すように将
来形成する上層の配線体の下地を平担に形成する
ことができる。
突起体１３とほぼ同じ厚さに蒸着して第２の絶縁
膜１７を形成し、更に前記ホトレジスト膜１６を
除去し、その上に被着せる第２の絶縁膜も同時に
除去する。このようにして同図ｆに示すように将
来形成する上層の配線体の下地を平担に形成する
ことができる。
このあとの工程は通常の方法に従つて進めて良
い。即ち同図ｇに示すようにAl等の金属を蒸着
し、これをパターニングすることにより、第２の
配線体１８を形成して多層配線構造が完成する。
い。即ち同図ｇに示すようにAl等の金属を蒸着
し、これをパターニングすることにより、第２の
配線体１８を形成して多層配線構造が完成する。
上述の説明で判るように本実施例で得られた多
層配線構造においては、下地表面が平担に形成さ
れるので、その上層の配線体に段差による断線を
生じることがなく、しかも層間絶縁膜にコンタク
ト穴の形成が不要になるので、その位置合せ不良
やエツチング精度不良の問題が除去された。
層配線構造においては、下地表面が平担に形成さ
れるので、その上層の配線体に段差による断線を
生じることがなく、しかも層間絶縁膜にコンタク
ト穴の形成が不要になるので、その位置合せ不良
やエツチング精度不良の問題が除去された。
上記実施例においては、第１及び第２の絶縁膜
の最終厚さを夫々第１の配線体及び柱状突起体の
厚さと一致させたが、これは必ずしも厳密に一致
している必要はなく、80〜120〔％〕程度の範囲
で許容できる。
の最終厚さを夫々第１の配線体及び柱状突起体の
厚さと一致させたが、これは必ずしも厳密に一致
している必要はなく、80〜120〔％〕程度の範囲
で許容できる。
更に本発明は上記実施例に示した二層配線のみ
でなく、三層以上の多層配線の形成に用いて良い
ことは容易に理解されよう。
でなく、三層以上の多層配線の形成に用いて良い
ことは容易に理解されよう。
以上説明したごとく、本発明によれば多層配線
を段差に起因する断線等を生じることなく、高精
度且つ容易に形成できる。
を段差に起因する断線等を生じることなく、高精
度且つ容易に形成できる。
第１図は従来の多層配線の形成方法の説明に供
する要部断面図、第２図は本発明の半導体装置の
製造方法の一実施例を工程の順に示す要部断面図
である。 １０は半導体基板、１１は絶縁膜、１２は第１
の配線体（配線膜）、１３は柱状突起体（導電体
膜）、１５は第１の絶縁膜、１７は第２の絶縁
膜、１８は第２の配線体。
する要部断面図、第２図は本発明の半導体装置の
製造方法の一実施例を工程の順に示す要部断面図
である。 １０は半導体基板、１１は絶縁膜、１２は第１
の配線体（配線膜）、１３は柱状突起体（導電体
膜）、１５は第１の絶縁膜、１７は第２の絶縁
膜、１８は第２の配線体。
Claims (1)
- 【特許請求の範囲】 １ 多層配線構造を有する半導体装置の製造方法
において、半導体基板１０上に配線膜１２を形成
し、前記配線膜１２とは弗素系の反応ガスによる
ドライエツチングに対する被エツチングレートの
異なる導電材料よりなる導電体膜１３を形成する
工程と、 前記導電体膜１３及び配線膜１２を部分的に除
去して前記配線膜１２よりなる所定パターンの第
１の配線体１２を形成する工程と、 前記第１の配線体１２が形成されていない前記
半導体基板１０上の部分に前記第１の絶縁膜１５
を前記配線膜１２と導電体膜１３の接続面より表
面がやや高くなるように被着形成する工程と、 弗素系反応ガスのドライエツチングにより前記
第１の配線体１２上の前記導電体膜１３を部分的
に除去して前記第１の配線体より狭い柱状突起体
を形成すると共に、記第１の絶縁膜１５をその表
面が配線膜１２と導電体膜１３の接続面の高さと
ほぼ同じになるよう除去する工程と、 前記柱状突起体１３の側周を囲み前記第１の配
線体１２及び前記第１の絶縁膜１５の上面を覆う
第２の絶縁膜１７を形成する工程と、 前記柱状突起体１３及び前記第２の絶縁膜１７
の上に第２の配線体１８を形成する工程と、 を含むことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364880A JPS56130951A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3364880A JPS56130951A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56130951A JPS56130951A (en) | 1981-10-14 |
| JPS6255701B2 true JPS6255701B2 (ja) | 1987-11-20 |
Family
ID=12392261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3364880A Granted JPS56130951A (en) | 1980-03-17 | 1980-03-17 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56130951A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60261156A (ja) * | 1984-06-08 | 1985-12-24 | Nippon Telegr & Teleph Corp <Ntt> | 多層配線の形成法 |
| DE3571723D1 (en) * | 1984-08-23 | 1989-08-24 | Fairchild Semiconductor | A process for forming vias on integrated circuits |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835778A (ja) * | 1971-09-09 | 1973-05-26 |
-
1980
- 1980-03-17 JP JP3364880A patent/JPS56130951A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4835778A (ja) * | 1971-09-09 | 1973-05-26 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56130951A (en) | 1981-10-14 |
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