JPS60194672A

JPS60194672A - ランレングス符号化装置

Info

Publication number: JPS60194672A
Application number: JP5031784A
Authority: JP
Inventors: Satoru Tomita; 悟富田; Kaoru Horiuchi; 薫堀内
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1984-03-14
Filing date: 1984-03-14
Publication date: 1985-10-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の技術分野〕この発明は、画像のデータ圧縮などに用いられるランレ
ングス（以下ＲＬと略記する）符号化方式における符号
化装置の構成に関するものである。

〔従来技術〕　□ 一般にＲＬ符号化装置では、入力されるデータの列にお
いて、同じデータ値が連続している部分（これをシンと
いう）のデータ数（これが即ちＲＬ）を計数し、そのＲ
Ｌ値を順次に対応する符号語へ変換して、伝送路や記憶
装置等（以下これらを代表して単に伝送路という）に出
力する。

一方、ＲＬ復号化装置では、伝送路から入力される上記
のような符号語の列を順次にＲＬ値に逆変換し、さらに
ＲＬ−ｔ−逆計数しながらその数値だけのデータのラン
を再生することによりデータ列を復元して出力する。

ここで、ＲＬは当然一定値ではなく、また符号語長もデ
ータ圧縮の効果を向上させる目的から非定長になってい
ることが普通であるから、上記のようなＲＬ符号化装置
の内部における動作タイミングは複雑であり、その前後
のデータや符号の入出力速度も一定でない、ところが、
符号化装置の前後に来るべきデータ入力装置や伝送路は
そのような非定常的な速度変化には追随し難いので、中
間にタイミング調整用のバッファメモリが必要となる。

ここではそのようなバッファもＲＬ符号化装置に含めて
考えるものとする。

なお、以下においては、特に断らない限り、白黒２値の
ファクシミリデータのＲＬ符号化の場合を具体例として
説明する。

第１図は上記のようなＲＬ符号化装置の従来のものの構
成を示す図で、図において、１１はデータ入力部、１２
は入力データバッファ、１３は入力データバッファ１２
から入力データａ”を順次続出しそのランレングスを計
数するＲＬ計数部、１４はＲＬ計数部１３からのＲＬ値
すを処理することにより、該ＲＬ値すを非定長符号語ｄ
°を生成するのに十分な情報を有する中間符号Ｃに変換
する符号変換部、１５は符号変換部１４からの中間符号
Ｃを非定長符号ｄ°に変換する非定長化変換部、１６は
出力符号バッファである。

次に動作について説明する。

データ入力部１１は、例えば画像をその走査器で走査し
て、各画素毎の濃度をデータ値として電気信号に変換し
、これを入力データａとして入力データバッファ１２に
送出する。ファクシミリデータでは、白画素は″θ″、
黒画素は“１′というデータ値を持ち、これが走査線単
位（即ち走査線内では連続的、走査線間では間欠的）に
入力データバッファ１２に入力され、順次に記憶される
。

ＲＬ計数部１３ではこのデータをラン単位に読出してデ
ータ長を計数し、その結果を２進数のＲＬ値すとして出
力する。符号変換部１４ではＲＬ値の２進数すをビット
並列的又はビット直列的に変換して、非定長符号語ｄ°
を生成するのに十分な情報を有する中間符号Ｃを出力し
、これを非定長化変換部１５で非定長符号ｄ゛に変換す
る。

ここで、ビット並列的変換とは、ＲＬ値の２進数各桁の
値を同時に処理して変換を行なうことで、後述のＲＯＭ
　（リードオンリーメモリ）による変換はこれにあたる
。このようなビット並列的符号変換では、変換は通常１
動作ステップで変換を終了する。またビット直列的符号
変換とは、ＲＬ値の２進数の各桁の値を１個又は複数個
ずつ順次に処理することにより変換を行なうことで、Ｗ
ｙｌｅ符号やＢ２符号における符号変換はこのように行
なわれることが普通である。このビット直列的符号変換
には通常複数個の動作ステップが必要であるが、同時に
非定長化変換を行なうことができる場合が多く、その場
合は符号変換部１４と非定長化変換部１５とを必ずしも
分離して考える必要はない（実際、従来は中間符号はほ
とんど着目されていなかった）。

次に、非定長化変換部１５の出力ｄ′は、出力符号バッ
フ１１６に一旦記憶され、そこから伝送路の伝送速度に
合わせて読出される。この出力ｄは非定長符号語の列で
あり、各情報ビットについて、バッファ１６に入力され
た順番が保たれており、本質的に直列的な信号である。

ところで、第１図のような構成の従来のＲＬ符号化装置
では、入力データバッファ１２からランを読出してＲＬ
を計数する処理と、ＲＬ値から符号変換及び非定長化変
換によって非定長符号語を生成する処理とが時分割で行
なわれ、あるランの符号化を完了した後で次のランの符
号化を開始するというような動作制御が行なわれる。こ
のため１つのランの符号化について、ＲＬを計数するた
めの動作ステップ数と、符号変換及び非定長化変換のた
めの動作ステップ数の和の動作ステップ数が必要である
。この和のステップ数は１走査線内でも一定でないため
、ラン単位でも走査線単位でも符号化処理を周期的に行
なうことはできず、動作制御は複雑である。また上述の
ような時分割的動作を行なうことから、１ラン当たりの
所要符号化ステップ数が加算により増加する。これは、
符号処理を高速化する際には大きな問題となる。

さらに、第１図のような構成のＲＬ符号化装置では、バ
ッファメモリが入力端と出力端の両方に存在するので、
バッファ制御が複雑になるという欠点がある。

即ち、まず、出力符号バッファ１６には、符号を伝送路
の伝送速度にあわせて間断なく出力できるように常に十
分な量の符号を記憶させ、一方では、記憶符号量が該出
力符号バッファ１６の容量を越えないように符号化処理
を制御しなければならない。このためには、符号化処理
が十分に高速であると共に、必要に応じて一時停止させ
られることが必要となる。従って入力デーケバソファ１
２側では、上記のように高速で間欠的な符号化処理に対
処し得るだけのデータ量の記憶を確保すると共に、入力
データがこの入力データバッファ１２の容量を越えない
ように制御しなければならない。ここでバッファ１２で
データがオーパフロウすることを避けるために符号化処
理を高速で行なわせると、前述のバッファ１６で符号が
オーパフロウする恐れがあり、両方のバッファでオーパ
フロウ及びアンダーフロラ（出力すべきデータや符号が
不足すること）を避けるように制御することは容易でな
い。

実際には、出力符号バッファ１６を非常に大きくしてこ
こでのオーパフロウを防止し、逆にもし出力符号バッフ
ァ１６でアンダーフロラが生じればダミー符号を出力し
て対処するという方策がとられることが多い。また、入
力データバッファ１２でのオーパフロウを避ける方法と
して走査器などの入力装置を一時停止させられるように
するなど、入力装置を間欠的に動作させることもしばし
ば行なわれる。従ってこの方法では、入力装置に間欠動
作が可能な機能が必要となるが、高速でかつ間欠動作を
精確に行なう機構には高度な技術を要し、また装置の価
格も高くなって実用上問題がある。もし入力装置が十分
に高速でなければ、入力データバソファ１２がアンダー
フロラしやすくなってダミー符号が増加し、それだけ符
号化の効率が低下することになる。また入力装置に間欠
動作を行なわせないとすれば、入力データバッファ１２
の容量を極めて大きくしておき、最悪に備えて入力デー
タのほとんどを記憶できるようにしなければならない、
この場合、入力データは出力符号と異なってデータ圧縮
されていないので、記憶効率が悪く、装置価格も高（な
る（例えばＡ４判画像一枚のファクシミリデータは数メ
ガビットにもなる）。

以上述べたように、従来のＲＬ符号化装置の構成では、
動作制御が複雑であり、また符号化処理の高速化が困難
であって、これを避けようとすれば符号化効率が低下し
たり、装置価格が高くなるという欠点があった。

〔発明の概要〕

この発明は、上記のような従来のものの問題点に鑑みて
なされたもので、データ入力部を入力速度可変なものと
し、符号変換部と非足長化変換部との間に中間符号を記
憶するバッファメモリを設け、該バッファメモリの記憶
量に応じて上記データ入力部の入力速度を制御すること
により、動作制御が簡単に、かつ符号化処理の高速化が
容易となり、さらに上記中間符号として、非定長符号語
を一意的に決定し得る短い語長のものを採用することに
より、上記バッファメモリの容量が少なくて済み、装置
の価格を安価にすることができるＲＬ符号化装置を提供
することを目的としている。

〔発明の実施例〕

以下、この発明の実施例を図について説明する。

第２図はこの発明の一実施例によるＲＬ符号化装置の構
成を示す概略ブロック図で、図において、２１は入力速
度可変のデータ入力部、２５はデータ入力部２１からの
入力データａのランレングスを計数し各計数値の２進数
をビット並列に処理し、該２進数を非足長符号語ｄを一
意的に決定し得る一定長の中間符号Ｃに変換する第１の
変換部で、これは従来と同一の機能を有するＲＬＩＩｌ
数部１３乙部１３ＲＬ計数部１３からのＲＬ（ｌｂをビ
ット並列に符号変換して中間符号Ｃを出力する並列符号
変換部２２とで構成されている。また２３は上記中間符
号Ｃをビット並列に順次に記憶する並列符号バッファ、
２４はこの並列符号バッファ２３の記憶量を監視し、こ
の記憶量に応じてデータ入力部２１のデータ入力速度を
制御するバッファ監視部、１５は第２の変換部としての
非定長化変換部で、並列符号バッフア２３から入力され
た中間符号Ｃ°を一度非定長符号語を生成するのに十分
な情報を有する符号に変換し、さらにこれを変換して上
記各中間符号に一意的に対応する非定長符号語ｄを順次
に生成する。なお、第１図における入力データバッファ
１２や出力符号バッファ１６に相当するものは不要であ
る。

次に動作について説明する。

第２図において、入力データａはデータ入力部２１から
走査線単位で入力され、ＲＬ計数部１３で計数されてラ
ン毎に２進数のＲＬ値すが出力される。このＲＬ値すは
並列符号変換部２２において直ちにビット並列的に符号
変換され、非定長符号ｄを一意的に決定し得る定長の中
間符号Ｃに変換され、並列符号バッフア２３に順次に記
憶される。非定長化変換部１５は並列符号バッファ２３
から中間符号Ｃ゛を順次読出して対応する非定長符号ｄ
に変換し、これを伝送路へ出力する。

この時バッファ監視部２４は並列符号バッファ２３内の
中間符号の記憶量ｅを監視しており、その量に応じて適
当な入力速度切替信号ｆをデータ入力部２１に送出する
。

ここで、並列符号バッファ２３を隔てた両側の部分は並
行して動作させることができる。即ち、あるランについ
てのＲｔ、８１数及び並列符号変換の処理と、それ以前
のランについての中間符号Ｃ゛から非定長符号語ｄを生
成する処理とをパイプライン的に並行して行なわせるこ
とができる。このことは、１ランの符号化に要する動作
ステップ数が実効的に減少して、それだけ符号化処理の
高速化が可能となることを意味する。

また、並列符号バッファ２３以前の処理であるＲＬ計数
及び並列符号変換の動作ステップ数は、■走査線内では
そのデータ数に等しく富に一定となることにも意味があ
る。そして、ＲＬ計数の最後の動作ステップと並列符号
変換に要する１動作ステップと中間符号Ｃを並列符号バ
ッファ２３に入力する動作ステップとを同じ動作ステッ
プで実行すれば、■走査線の入力データを１データ当た
り１動作ステップで連続的にＲＬｔｌ数部１３に入力す
ることが可能であるから、１走査線分のデータの中間符
号Ｃへの変換は常に同じ時間内に完了させることができ
る。

第３図は、上記のような動作タイミングの一例を示す図
である。図中Ａば１ラインのファクシミリデータであっ
て、小矩形が１画素を表わし、さらに黒画素には斜線を
施している。Ｂはデータ八とこれを１画素分ずつ遅延さ
せたデータとの排他的論理和の値であり、該論理和が“
１”となる箇所がランの境界となっていることを示す。

なお、１ラインの先頭の画素と１ライン終了後ではこの
値を強制的に“１”に設定するものとする。またクロッ
クＣ及びＤは各動作ステップの同位相のクロックが論理
値Ｂに従って分離され、ＲＬ計数部１３にＲＬ値１をプ
リセットするためのクロックＤ及びＲＬ値カウントのた
めのクロックＣとなったものである。これらにより、Ｒ
Ｌ計数部１３の出力はＥのようなＲＬ値を示すことにな
る。但しＥではＲＬ値を１０進数で記している。そして
このＲＬ値Ｅの斜線を施した時間に、並列符号変換が行
なわれる。そして並列符号変換部２２の出力である中間
符号Ｃは、ＲＬ計数部１３をプリセットする直前にバッ
ファ書込みパルスＦにより、並列符号バッファ２３に書
込まれる。このようにして、連続的に入力されるデータ
が、１データ当たり１動作ステップで停滞な（中間符号
Ｃに変換されて並列符号バッファ２３に入力される。

一方、非足長化変換部１５では、並列符号バッファ２３
から読出した中間符号Ｃ”を順次に非定長符号ｄへ変換
する処理が行なわれるが、この処理に要する動作ステフ
プ数は平均的にみればＲＬを計数する動作ステップ数よ
りも小さくなる。この理由は、非定長化変換に本質的に
必要なのは、符号語長だけの動作ステップであり、デー
タ圧縮によりその数は入力データ数の数分の１から十数
分の１にまで削減されているからである。しかし、中間
符号の構造や、非定長化変換の具体的方法によって、動
作ステップ数が符号語長よりも大き（なることがある。

また非定長符号の中にはＲＬ値よりも符号語長の方が長
いものと、その逆のものとが併存している。従って、連
続的に入力されて（るデータのＲＬ値の分布に偏りがあ
る場合、非定長化変換に必要な動作ステップがＲＬ値よ
りも大きくなることが連続的に起こり、一時的に並列符
号バッファ２３がオーパフロウしたり、逆に、動作ステ
ップ数がＲＬ値よりも小さい場合が連続的に起こり、並
列符号バッファ２３がアンダーフロラになる場合が起こ
り得る。従って定速でデータ入力を行なうためには最悪
の場合に備えて画像−数分の中間符号のほとんどを記憶
できるだりの容量のバッファメモリが必要であり、その
量は画像によって異なるため、十分な容量を準備してお
くと記憶効率が悪くなり、また装置価格も高くなる。

そこでバッファメモリの記ＩＮ、ｆｉｔを監視してデー
タ入力速度を制御する必要があるが、この実施例による
ＲＬ符号化装置では、従来のように２つのバッファ間の
関係を考慮する必要がなく、単に並列符号ペッツ１２３
内の中間符号の記１１量のみを監視すればよいのでバッ
ファ制御が容易である。

即ち、バッファ監視部２４で並列符号バッファ２３内の
中間符号の記憶量ｅを監視し、その値がある基準値以上
になればデータ入力部２１の動作速度を遅くする信号を
、またある基準値以下になればデータ人力部２１の動作
速度を速くする信号をデータ入力部２１に送出し、デー
タ入力速度を制御することによって並列符号バッファ２
３のオーパフロウ、又アンダーフロラを避けることがで
きる。また並列符号バッファ２３内の中間符号の記憶量
の基準値とデータ入力速度の種類とを増すことにより、
どんな画像に対しても、少ないバッファ容量でデータ入
力を停止することなく連続的な入出力が可能であり、デ
ータ入力部２１は作動中に副走査を停止したり、停止状
態から起動したりする必要がない。従って、データ入力
部は従来のもののような間欠動作は必要なく、複数種の
動作速度が切り替えられれば良いので、高速化が容易で
且つ経済的でもある。

上記のように、この実施例によるＲＬ符号化装置の構成
は、装置価格の点からも優位なものとなっている。

以下にこの発明の一実施例によるＲＬ符号化装置の各部
の具体例を図によって説明する。

第４図は並列符号変換部２２の一例を示したものである
。この例では、並列符号変換部２２はＲＯＭにより構成
され、ＲＯＭ２２のアドレスに２進数のＲＬ値すを並列
入力することにより、並列出力として８ビツトの中間符
号Ｃを得る。この８ビツトの中間符号は非定長符号語の
種類を示すもので、ファクシミリの国際標準的なモデフ
ァイト・ハフマン（ＭＨ）符号のように符号諸種が２５
６未満であるならば８ビツトの中間符号で全ての非足長
符号語を区別することができる。第１２図は、ＭＨ符号
にラン長の短いものから順に２進番号を付け、さらに白
ランと黒ランとの区別を最上位のビットで行なえるよう
にした８ビツト中間符号の一例を示すものである。

この中間符号Ｃを非定長符号ｄに変換する非定長化変換
部１５の一例を第５図に示す。図中、５１はＲＯＭ、５
２はシフトレジスタ、５３はプリセンタプルなカウンタ
、５４及び５５はＡＮＤ回路、５６は否定回路である。

並列符号バッファ２３から読み出された中間符号Ｃ”は
、ＲＯＭ５１の並列入力端子ＤＯ〜Ｄ７へ入力される。

ＲＯＭ５１の並列出力端子ＱＯ〜Ｑ３からは、入力され
た中間符号Ｃ°に対応する非定長符号の符号語長Ｃ２（
４ビツト）が、また、並列出力端子Ｑ４〜Ｑｌｌからは
、入力された中間符号Ｃ°に対応する非定長符号の下位
８ビア）の符号主要部ＣＩが出力される。

ＭＨ符号では、この１２ビツトから次のような規則によ
り、第１２図に示す非定長符号語を生成することができ
る。即ち、仮りに符号語長Ｃ２が８であれば符号主要部
Ｃ１をそのまま符号語ｄとし、もし符号語長Ｃ２が８よ
り大きければその超通数だけの“０”を符号主要部Ｃ１
の上位に付加して符号語ｄを作り、符号語長Ｃ２が８よ
り小さければ符号主要部Ｃ１のうち語長数だけの上位ビ
ットが符号語ｄを成すものとする。この規則を第５図の
非定長化変換部１５は以下のような動作によって実行す
る。

符号主要部ＣＩ（８ビツト）はシフトレジスタ５２の並
列入力端子ＤＯ〜Ｄ７へ、また符号語長Ｃ２（４ビツト
）はカウンタ５３のプリセットデータ入力端子Ｄｏ−Ｄ
３へ接続され、セントパルスＳによりそれぞれセントさ
れる。この回路例では、符号語長Ｃ２は実際のビット数
より１だけ小さい値とする。

次にシフトパルスＳＰがカウンタ５３のクロック入力端
子ＣＫに印加されてカウンタ５３の計数値が０となり、
ゼロ出力Ｚが１″となるまでカウントダウンを続ける。

カウンタ５３のプリセット値が８以上である場合は、７
にカウントダウンされるまでカウンタ５３の２３桁の出
力Ｑ３が０１”であるから、否定回路５６を経て、２つ
のＡＮＤ回路５４及び５５に“０”が入力され、シフト
パルスＳＰはシフトレジスタ５２のクロック入力端子Ｃ
Ｋに達せず、ＡＮＤ回路５５の出力値も“０″のままで
ある。シフトパルスＳＰはそのまま非定長符号ｄの各符
号ビットを出力するパルスｏＣでもあるから、この間の
符号ビットとしては６０″が出力されることになる。

そしてカウンタ５３の計数値が７以下になると、カウン
タ５３のＱ３出力は０”となり、シフトパルスＳＰがＡ
ＮＤ回路５４を経てシフトレジスタ５２をシフトし、シ
フトレジスタ５２の最上位桁の出力Ｑ７がＡＮＤ回路５
５を経てそのまま符号出力ｄとなる。即ち符号主要部Ｃ
１が上位ビットから順番に符号ビットとして出力されて
ゆき、カウンタ５３のゼロ出力Ｚが“１”となった後、
さらにもう１つのシフトパルスで最後の符号ビットが出
力されて非定長化変換が完了する。

もしカウンタ５３のプリセント値が７より小さければ、
符号主要部Ｃ１の上位から途中までのビットが符号ビッ
トとして出力されることになるのは明らかでｉる。そし
て次の中間符号Ｃ°がシフトレジスタ５２及びカウンタ
５３に入力され、上記と同様の動作が繰返される。

第５図の非定長化変換部１５において、上記の最後の符
号ビットの出力と次の中間符号の入力が同一の動作ステ
ップ内で行なわれるならば、非定長化変換に要する動作
ステップ数は非定長符号語の語長に等しくなる。

このように、上記の例では８ビツトの中間符号によりＭ
Ｈ符号の符号語の種類を表わし、この中間符号Ｃを非定
長化変換部１５において変換し、非定長符号語を生成す
るのに十分な情報を有する符号（ＣＩとＣ２）とした。

この例からもわかるように中間符号としては、それ自体
が非定長符号語を生成するのに十分な情した中間符号は
非定長符号語を生成するのに十分な情報を持たないため
にその語長が短く、並列符号バッファ２３の容量が少な
くて済む。

さらに！ｌｌ論を進めれば、符号語の種類を直接的に表
現していなくても何らかの方法で非定長符号語を一意的
に設定できるだけの情報を有するならば中間符号として
採用が可能である。例えばファクシミリ信号ではランは
白ランと黒ランが必ず交互に出現するから、第１２図の
ように白ランと黒ランの区別を中間符号内に含まなくて
もラン長ｔｎ報だけで一意的に非定長符号語を決定でき
る。このように考えると、ＭＨ符号に対しては第１３図
のように７ビツト定長の中間符号を用いることも第６図
はこのような７ビツト定長の中間符号を用いた場合の並
列符号変換部２２の構成例を示す図であり、やはりＲＯ
ＭによりＲＬ値から対応する７ビソト定長の中間符号Ｃ
を得るものである。

第７図はこれに対応して７ビツトの中間符号から非定長
符号ｄを生成する非足長化変換部１５の一構成例を示す
回路図である。図中、７１はシフトレジスタ、７２はプ
リセッタブルなカウンタ、７３．７４．７７はＡＮＤ回
路、７５．７６はＴ型のフリップフロップ、７８はＲＯ
Ｍ、７９ば否定回路である。

並列符号バッファ２３から７ビット数列に読み出された
中間符号Ｃ゛はまずＲＯＭ７８において非定長符号を生
成するに十分な情報を含む１４ビット並列の信号Ｃ３に
変換される。この際に変換の対象となる中間符号が第１
３図における白ラン符号語か黒ラン符号語のいずれを表
わしているかの情報もＲＯＭ７　Ｂに入力されなげれば
ならない（ＲＯＭ７８の端子Ｄ７）が、この情報はラン
長が０から６３までを表わす中間符号語（その最上位桁
Ｄ６がＯである）が並列符号バッファ２３から読み出さ
れ、ＲＯＭ７Ｂに印加される度に大カクロソクＩＰがＡ
ＮＤ回路７７を経てフリップフロップ７６のトグル端子
Ｔにパルス入力され、ラン毎にフリップフロップ７６の
出力Ｑが反転されることにより得られる。ＲＯＭ７Ｂの
出力信号Ｃ３は最大の非定長符号語長より１だけ大きい
ビット数を持ち、非定長符号語がその下位に詰められた
形で含まれ、符号語の最上位桁より１桁上位のビットを
“１”とし、それよりも上位のビットは全て０”である
ものとする。つまりＲＯＭ７Ｂの並列出力ＱＯ〜Ｑ１３
の最上位桁（Ｑ１３）から見て最初の“１”が符号語の
開始位置を示すマークｍであり、その次の桁から最下位
桁（ＱＯ）までの各ビットが非定長符号語ｄを成すよう
な形式である。

例）　００１　０００００１１０１１１＝ｍ　ｄ（開始マーク）（非定長符号語）ＲＯＭ７８から１４ビット並列に出力された信号Ｃ３は
、シフトレジスタ７１の並列入力端子ＤＯ−Ｄ１３に接
続され、セントパルスＳによりセットされる。また、こ
れと同時にカウンタ７２に「１４」という値がプリセン
トされ、フリップフロップ７５がリセフトされる。

次に、シフトパルスＳＰがシフトレジスタ７１及びカウ
ンタ７２のクロック入力端子ＣＫに印加され、これによ
ってシフトレジスタ７１のシフトと共に、カウンタ７２
のカウントダウンが行なわれる。このシフトパルスＳＰ
はカウンタ７２の計数値が０となりゼロ出力Ｚが“１”
となるまで続けて印加される。シフトレジスタ７１の最
上位桁の出力Ｑ１３に１″の値が出力されるまではフリ
ップフロップ７５の出力Ｑが＠０″のままであるから、
シフトパルスＳＰがＡＮＤ回路７４でゲートされて、出
力クロックＯＣは発生されず、有効な符号出力はない。

フリップフロップ７５の出力Ｑに最初の１″、即ち開始
マークｍが現われると、シフトパルスＳＰがＡＮＤ回路
７３を経て、フリップフロップ７５のトグル端子Ｔに印
加され、フリップフロップ７５の出力値Ｑを反転させる
。

この反転で、出力Ｑは１″となり、以後のシフトパルス
ＳＰは全てＡＮＤ回路７４を通過して非定長符号ｄを出
力するためのクロックｏｃとなる。

またフリップフロップ７５の出力Ｑは“０”となって、
ＡＮＤ回路７３のゲートを閉じるため、以後シフトレジ
スタ７１の出力Ｑ１３がどんな値を出力してもフリップ
フロップ７５の出力値が反転することはない。これによ
り、中間符号Ｃ゛中の開始マークｍの次のビットから順
次に符号出力ｄ及び符号クロックＯＣが出力され、カウ
ンタ７２の計数値がＯとなり、ゼロ出力Ｚが１″となる
ときに中間符号Ｃ゛の最下位ビットが出力されて、１つ
の非定長符号語の出力が完了する。そして、次の中間符
号がＲＯＭ７８に印加されると、以後上記と同じ動作が
繰り返される。

なおこの例の非定長化変換部では、出力される符号語長
の大小に拘らず、一定数（１４以上）の動作ステップが
必要である。

ところで、これまでに挙げた並列符号変換部２２の実施
例ではいずれも変換回路としてＲＯＭを用いている。Ｒ
ＯＭは被変換入力であるＲＬ値とその変換出力である中
間符号との間を表形式で簡潔に関係づけられるので極め
て便利である。しかし被変換入力と変換出力の間に簡単
な変換論理が存在するならば、ＲＯＭでなくても通富の
論理素子を組み合わせて変換回路を構成することが可能
である。また、符号化方式によっては、非定長化変換の
際に同時に容易に符号変換ができるため、並列符号変換
部２２が全（必要ないことも有り得る。その場合は、中
間符号として並列符号バッフア２３に記憶されるのはＲ
Ｌ値の２進数そのものでよいことになる。

第８図は上記のようなＲＬ値を中間符号とすることがで
きる符号化方式の一例を示す図である。

これはＷｙｌｅ符号やＢ２符号と同様の形式の非足長符
号をＲＬ値から直接生成する方式を示すものであるが、
ＲＬ値の２進数の下位の有効桁の数値をそのまま符号語
中に使用するので、より簡単な変換論理となる。例えば
ラン長が２２の符号は、ＲＬ値の下位６桁（実際には下
位５桁であるがこの例では有効桁数を下位から２桁ずつ
増加させているので６桁となる）が有効で、それより上
位の桁の値はいずれも“０”で位取りを示しているに過
ぎない。そこで符号語としては６桁の２進数（０１０１
１０）の前に有効桁数を示す符号（１１０）を付加した
ものになる。但し、有効桁数を示す符号は、有効桁数の
１／２より１つ少ない数の１″の後に１つの１１０１１
を付けた形式になっている。

ここで、図中「××」のうちいずれか一方はＯでなく、
「△」は０でも１でもよい。この場合にも、これまでの
例で説明したような符号変換により中間符号に変換する
方法が適用できるのは当然であるが、ＲＬ値自体が非定
長符号語を一意的に決定するのに十分な情報（即ち有効
桁数及び有効桁各位の値）を持つことと、後述のように
非定長化変換の際に同時に容易に符号変換が可能である
ことを考慮すれば、殊更に並列符号変換を行なう必要は
な（、ＲＬ値の２進数１２ビツトをそのまま中間符号と
して並列符号バッファ２３に入力すればよいことがわか
る。

第９図は、中間符号であるＲＬ値すから、第８図の非定
長ＲＬ符号ｄを生成するための非定長化変換部１５の一
例を示す回路図で、図中、９１はシフトレジスタ、９２
はプリセンタプルなカウンタ、９３．９４はＲ３型のフ
リップフロップ４．９５はデータセレクタ、９６ないし
９８はＯＲ回路、９９はＮＡＮＤＡＮＤ回路０はＡＮＤ
回路である。

並列符号バッファ２３から１２ピント並列に読出された
ＲＬ値すは、セットパルスＳによりシフトレジスタ９１
にセットされ、これと同時にカウンタ９２に「１１」と
いう値がプリセットされ、またフリップフロップ９３が
セットされ、さらにフリップフロップ９４がリセットさ
れる。これに次いでシフトパルスＳＰがシフトレジスタ
９１とカウンタ９２のクロック入力端子ＣＫに印加され
、データシフトとカウントダウンが同時に行なわれ、こ
れはカウンタ９２のゼロ出力Ｚ力び１″になるまで続け
られる。

シフトレジスタ９１の出力の最上位桁Ｑｌｌとその次の
桁ＱＩＯはＯＲ回路９７に入力されており、ＲＬ値すの
２進数の有効な最上位桁がいずれががら出力される時に
、フリップフロップ９４をセットする。フリップフロッ
プ９４がセントされた後は、カウンタ９２の最上位桁出
力ＱＯが“０”となる毎に（例えば計数値が４．２．０
の時に）ＮＡＮＤ回路９９の出力がｌ″となってシフト
パルスＳＰが符号出力クロックＯＣとして出力される。

この際の符号出力ｄのビットは、データセレクタ９５の
選択入力端子ＳＥＬにフリップフロップ９３の出力Ｑの
１″が入力されているため、端子Ｉｌ側の入力に等しく
１”となる。但し、カウンタ９２の計数値が０の場合は
例外であって、ゼロ出力Ｚ力び１″となり、ＯＲ回路９
６を経てフリップフロップ９４をリセットするため、符
号出力ｄは“０”となる。

以上の動作により、ＲＬ符号語の有効桁数を示す符号の
出力が行なわれるが、この時シフトレジスタ９１の最上
位桁出力Ｑｌｌはその直列入力端子３１に接続されてい
るので、上記部分の出力が完了した時点では最初にセッ
トされたＲＬ値すがそのままシフトレジスタ９１に残っ
ている。

次にリセットパルスｒが入力されると、カウンタ９２に
再びプリセント値「１１」がセットされ、同時に２つの
フリップフロップ９３及び９４がリセットされる。これ
に次いでまたシフトパルスＳＰがカウンタ９２の計数値
が０になるまで入力される。今度はフリップフロップ９
３の出力Ｑが“０″であるから、ＮＡＮＤ回路９９の出
力は常に１１″であり、またデータセレクタ９５では端
子１０例の入力、即ちシフトレジスタ９１の最上位桁出
力Ｑｌｌが選択される。しかし符号出力クロックＯＣは
シフトレジスタ９１の出力Ｑｌｌ又はＱＩＯに１”が現
われて、フリップフロップ９４がセットされた後にのみ
出力されるから、結局ＲＬ値すの有効桁のビットのみが
符号語ｄのビットとして出力されることになる。

この例の非定長化変換部１５では１つの非定長符号語を
生成するために、２４以上の一定数のステップ数が必要
である。この動作ステップ数がＲＬの平均値よりも大き
くなると、符号化における所要動作ステップ数に対して
これが支配的となり、この発明によるＲＬ符号化装置の
構成の意味が減少してしまうことになるが、標準的ファ
クシミリデータの平均ＲＬ値は５０以上であることから
、この例のような非定長化変換部でも実用上問題はない
。

第１０図はバッファ監視部２４の一例を示す回路図であ
る。図中、２３は並列符号バッファ、１００１．１００
２はプリセンタプルでカウントアンプ、カウントダウン
が可能なカウンタ、１００３ないし１００７はフリップ
フロップ、１００８はＲＯＭ、１００９．１０１０はＡ
ＮＤ回路、１０１１はＯＲ回路である。

装置始動時に、記憶量の基準値ｌをカウンタ１００１に
、基準値２をカウンタ１００２にセントし、フリップフ
ロップ１００５はセット状態、その他のフリップフロッ
プ１００３，１００４，１００６．１００７はリセット
状態にしておく。ライトパルスｗｐにより並列符号バッ
ファ２３に中間符号Ｃが１つ書き込まれ、カウンタ１０
０１と１００２がカウントダウンされる。またリードパ
ルスｒｐにより並列符号バッファ２３から中間符号Ｃ°
が１つ読み出されると同時に２つのカウンタ１００１と
１００２とがカウントアツプされる。

これにより、並列符号バッファ２３の記憶量が基準値１
に達した時、カウンタ１００１の値が０となりそのゼロ
出力Ｚが“１”となり、ソリツブフロップ１００３と１
００５がセットされる。またＲＯＭ１００８の入力端子
ＤＩＯ，Ｄｌｌにｌ”“０”がセットされるが、２つの
ＡＮＤ回路１００９と１０１０によるゲートのため、端
子Ｃ８がセットされず、ＲＯＭ１００８からの出力はな
い。

並列符号バッファ２３の記憶量が引き続き増加し、基準
値２に達した時、カウンタ１００２の値がＯとなり、そ
のゼロ出力Ｚによりソリツブフロップ１００４と１００
６がセットされ、フリップフロップ１００３がリセット
される。これによりＡＮＤ回路１００９から出力が現わ
れ、ＯＲ回路１０１１を経て、フリップフロップ１００
７がセットされ、ＲＯＭ１００８の端子Ｃ８がセントさ
れる。

この時、ＲＯＭ１００Ｂの入力端子ＤＩＯとＤｒｌには
各々”ｏ”、”ｉ”がセットされており、データ入力速
度を遅くする信号を端子Ｄｏからデータ入力部２１に出
力する。その後フリッププロップ１００７はデータ入力
部２１からの了解パルスＡＣＨによりリセットしておく
。これにより、一度基準値２を越えた記憶量は、データ
入力速度が遅（なることから減少を始め、再び基準値２
に達する。この時ソリツブフロップ１００５はリセット
状態になっているため、フリップフロップ１００４がセ
ントされてもＡＮＤ回路１００９でゲートされてＲＯＭ
１００　Ｂの端子Ｃ８はセットされない。

さらに並列符号バッファ２３の記憶量が減少し、次に始
めて基準値１に達した時、カウンタ１００１のゼロ出力
Ｚが１”になり、フリップフロップ１００３がセットさ
れる。フリップフロップ１００６は、前回記憶量が基準
値２に達した時にセットされたままになっているため、
ＡＮＤ回路１０１０から出力が現われ、ＲＯＭＩ　ＯＯ
Ｂの端子Ｃ８がセットされる。この時、入力端子Ｄｒｙ
。

Ｄｌｌには１″、″０”がセットされており、データ入
力速度を速くする信号を端子ＤＯからデータ入力部２１
に出力する。

第１１図は、このバッファ監視部２４のタイミング図で
あるが、これに示すようにフリップフロツブ１００７は
、前回カウント数が０になったカウンタと異なるカウン
タの値が０になった時のみセットされ、ＲＯＭ１００Ｂ
の端子Ｃ８がセットされる。即ち、記憶量が基準値１以
下から増加して、基準値２に達した時、また基準値２以
上から減少して基準値１に達した時に適当なデータ入力
速度切替信号ｆを出力することになる。これによって、
並列符号バッファ２３はオーパフロウやアンダーフロラ
することがなくなり、効率良く、またデータ入力部を停
止させることなく作動させることが可能となる。

以上データ入力部２１において、２種類の動作速度を切
り替える場合のバッファ監視部２４の構成の具体例を示
したが、同様にして、データ入力部２１の動作速度の種
類に応じて複数種類のデータ入力速度切替信号ｆを出力
するようにバッファ監視部２４を構成することも可能で
ある。

以上、いくつかの具体例により、この発明によるＲＬ符
号化装置の構成を説明してきたが、並列符号変換や非足
長化変換、それにバッファ監視による入力速度制御の方
法はこれらの例の場合に限定されるものではなく、符号
化の中間過程で、非定長符号を一意的に決定し得る一定
長の中間符号を想定できるようなＲＬ符号化方式であれ
ば、必ずこの発明によるＲＬ符号化装置の構成が適用で
き、それぞれの符号化方式に適した並列符号変換や非足
長化変換の方法を見出すことが可能である。

なお、これまでの説明においては、白黒２値のファクシ
ミリデータのＲＬ符号化を具体例として用いてきたが、
ＲＬ符号化が適用できるデータ、例えば中間調画像やカ
ラー画像等の画像データ、また音声データや数値データ
などでも、ＲＬ符号化の部分についてはこの発明による
ＲＬ符号化装置の構成が適用できることは言うまでもな
い。但し、２値のファクシミリデータと異なり、各ラン
のデータ値がＲＬ符号の列のみでは識別できないため、
ＲＬ値の符号化のみでなく、データ値の符号化も含めて
、これまでの説明に述べたようにデータを連続的に入力
したり、中間符号をビット並列的な符号変換で生成でき
る場合に限って、この発明によるＲＬ符号化装置の構成
が大きな意味を持つわけである。

〔発明の効果〕

以上のように、この発明によれば、データ入力部を入力
速度可変なものとし、符号変換部と非定長化変換部との
間に中間符号を記憶するバッファメモリを設け、該バッ
ファメモリの記憶量に応じて上記データ入力部の入力速
度を制御するようにしたので、動作制御が簡単に、かつ
符号化処理の高速化が容易となり、さらに装置の価格を
安価にできる効果がある。また、上記中間符号として、
非定長符号語を一意的に決定し得る短い語長のものを採
用したので、上記バッファメモリの容量が少なくて済み
、この点からも装置の価格をさらに安価にすることがで
きる効果がある。

【図面の簡単な説明】

第１図は従来のＲＬ符号化装置の構成を示すブロック図
、第２図はこの発明の一実施例によるＲＬ符号化装置の
構成を示すブロック図、第３図はこの発明の一実施例に
よるＲＬ符号化装置のＲＬ計数及び並列符号変換処理の
動作タイミングの一例を示すタイミングチャート図、第
４図ないし第９図はこの発明によるＲＬ符号化装置の並
列符号変換部又は非定長化変換部の具体例を示す図で、
第４図は第２図の並列符号変換部の一例を示す図、第５
図はそれに対応する非定長化変換部の一例を示す図、第
６図は並列符号変換部の他の一例を示す図、第７図はそ
れに対応する非定長化変換部の一例を示す図、第８図は
並列符号変換を省略可能なＲＬ符号化方式の一例を示す
図、第９図はそれに対応して符号変換及び非定長化変換
処理を同時に行なう回路の一例を示す図、第１Ｏ図はバ
ッファ監視部の具体例を示す図、第１１図はその動作タ
イミングを示すタイミング図、第１２図及び第１３図は
ＭＨ符号と中間符号との対応例を示す図である。２１・・・データ入力部、２５・・・第１の変換部、２
３・・・ｍ　列ｆｆ　％バッファ（バッファメモリ）、
２４・・・バッファ監視部、１５・・・非定長化変換部
（第２の変換部）。なお図中同一符号は同−又は相当部分を示す。代理人　大岩増雄第６図第７図第９図坑１０図第１２図第１３図手続補正書（自発）昭和５９年９　Ｊ１３　日特許庁長官殿　１１１′・ノ１、事件の表示　特願昭５９−５０３１７号２、発明の
名称ランレングス符号化装置３、補正をする者代表者片山仁八部５、補正の対象明細書の特許請求の範囲の欄、及び発明の詳細な説明の
欄６、補正の内容＋１１　明細書の特許請求の範囲を別紙の通り訂正する
。（２）明細書第２２頁第１２行の「効果がある。」を以
下の文章に訂正する。［効果がある。即ち、上記中間符号はそれらが同一のラ
ンレングスを意味する複数種の非定長符号語のうちのい
ずれか一つに対応するものであればよい。このような中間符号の他の例として、例えばＲＧＢ信号
を非定長符号化する場合のものが挙げられる。この場合
、中間符号を非定長符号語と一対一に対応させると、Ｒ
，Ｇ、Ｂの各信号の“Ｉ”。 “０”のラン長に対応して６種類の中間符号が必要であ
るが、例えばまずＲ信号のみを符号化し、次にＧ信号の
みを符号化し、最後にＢ信号のみを符号化するようにす
れば、各信号の符号化順序が決まっており、さらに各信
号においては、“１”。 “０″のランが必ず交互に出現するため１種類の中間符
号で６種類のランを共通に表わすことができるものであ
る。第６図は上述のファクシミリ信号の符号化において」以　上特許請求の範囲（１１人力データを同じデータ値をもつデータの連なり
に分割し各連なりのデータの個数であるランレングスを
順次に非定長符号語に変換して出力するランレングス符
号化装置において、データ入力速度可変なデータ入力部
と、該データ入力部からの入力データのランレングスを
計数し各計数値の２進数をビット並列に処理し対応する
非定長符号語を一意的に決定するのに十分な情報を有す
る一定長の中間符号に変換する第１の変換部と、上記中
間符号をビット並列に順次に記憶するバッファメモリと
、該バッファメモリの記憶量を監視し該記憶量に応じて
上記データ入力部のデータ入力速度を制御するバッファ
監視部と、上記バッファメモリから中間符号を順次に取
り出して該中間符号を対応する非定長符号語に変化し出
力する第２の変換部とを備え、上記第１．第２の変換部
を平行して動作させるようにしたことを特徴とするラン
レングス符号化装置。（２）上記中間符号が、それ゛　（ト／ンレングヌー　
、る　の非定長符号語生立１■公工起が二２に対応する
ものであることを特徴とする特許請求の範囲第１項記載
のランレングス符号化装置。

Claims

【特許請求の範囲】ｉｌｌ　入力データを同じデータ値をもつデータの連な
りに分割し各連なりのデータの個数であるランレングス
を順次に非定長符号語に変換して出力するランレングス
符号化装置において、データ入力速度可変なデータ入力
部と、該データ入力部か意的に決定するのに十分な情報
を有する一定長の中間符号に変換する第１の変換部と、
上記中間符号をビット並列に順次に記憶するパンツアメ
モリと、該パンツアメモリの記憶量を監視し該記憶量に
応じて上記データ入力部のデータ入力速度を制御するバ
ンファ監視部と、上記パンツアメモリから中間符号を順
次に取り出して該中間符号を対応する非足長符号語に変
換し出力する第２の変換部とを備え、上記第１．第２の
変換部を並行して動作させるようにしたことを特徴とす
るランレングス符号化装置。（２）上記中間符号が、非定長符号語と１対１に対応す
るものであることを特徴とする特許請求の範囲第１項記
載のランレングス符号化装置。