JPS6018773A - パルス幅測定方法 - Google Patents
パルス幅測定方法Info
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- JPS6018773A JPS6018773A JP12731483A JP12731483A JPS6018773A JP S6018773 A JPS6018773 A JP S6018773A JP 12731483 A JP12731483 A JP 12731483A JP 12731483 A JP12731483 A JP 12731483A JP S6018773 A JPS6018773 A JP S6018773A
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- JP
- Japan
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- circuit
- signal
- bit
- clock
- clock phase
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- Measuring Phase Differences (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
＋ａ＋ 発明の技術分野
本発明は、ディジタル信号伝送系のパルス幅−測定回路
に関する。
に関する。
ｆｂｌ 技術の背景
近年、高度技術開発のニーズに伴い、ディジタル信号で
伝送する方式が脚光を浴び、ＰＣＭ伝送や、ディジタル
光通信による高度情報通信システムや、各種情報処理シ
ステムの中核として、今後更にディジタル技術は大規模
半導体集積回路技術の進歩と共に発展している。
伝送する方式が脚光を浴び、ＰＣＭ伝送や、ディジタル
光通信による高度情報通信システムや、各種情報処理シ
ステムの中核として、今後更にディジタル技術は大規模
半導体集積回路技術の進歩と共に発展している。
しかし、これ等ディジタル技術を活用した各種処理シス
テムの基本となるディジタル波形のパルス幅の性能評価
は、伝送系の精度・確度・信頼度等を左右するものであ
るが、トランスミッタ・レシーバ−及び伝送系等の伝送
後のディジタル波形のパルス幅は、従来より伝送後のビ
ット・エラー・レー１− （ＢＥＲ）を測定し、評価す
る方法が一般的に採用されていた。
テムの基本となるディジタル波形のパルス幅の性能評価
は、伝送系の精度・確度・信頼度等を左右するものであ
るが、トランスミッタ・レシーバ−及び伝送系等の伝送
後のディジタル波形のパルス幅は、従来より伝送後のビ
ット・エラー・レー１− （ＢＥＲ）を測定し、評価す
る方法が一般的に採用されていた。
（Ｃ１従来技術と問題点
従来、この種のディジタル波形のパルス幅測定は、原理
的に次の二種類に分類される。第１図は、被測定ディジ
タル波形を予め規定した闇値電圧を、クロスする時間を
測定する原理による波形図であり、第２図は、被測定デ
ィジタル波形をサンプリングし、サンプリングの時刻差
によって測定する原理による波形図である。
的に次の二種類に分類される。第１図は、被測定ディジ
タル波形を予め規定した闇値電圧を、クロスする時間を
測定する原理による波形図であり、第２図は、被測定デ
ィジタル波形をサンプリングし、サンプリングの時刻差
によって測定する原理による波形図である。
第１図の被測定ディジタル波形図において、闇値電圧を
ｖｔｈとし、闇値電圧ｖｔｈをクロスする時刻を各々ｔ
１、ｔ２とずれば、 パルス幅 ＝ ｔ２ − ｔｌ となり、規定した闇値電圧間のクロスする時間によって
、ディジタル波形のパルス幅の測定結果が得られる。
ｖｔｈとし、闇値電圧ｖｔｈをクロスする時刻を各々ｔ
１、ｔ２とずれば、 パルス幅 ＝ ｔ２ − ｔｌ となり、規定した闇値電圧間のクロスする時間によって
、ディジタル波形のパルス幅の測定結果が得られる。
第２図の被測定ディジタル波形図において、闇値電圧を
上記同様ｖｔｈとし、被測定ディジタル波形をクロック
ジェネレータのサンプリングパルスでサンプリングし、
サンプリングパルスピンチ時間をＴｓとして、被測定デ
ィジタル波形の闇値電圧でサンプルテントホールドした
闇値電圧ｖｔｈにおけるパルス数を、６と１９とすれば
、パルス幅 −（１９６） ｘＴ３ となり、規定した闇値電圧間のパルス数にピンチ時間を
掛けて、ディジタル波形のパルス幅の測定結果が得られ
る。
上記同様ｖｔｈとし、被測定ディジタル波形をクロック
ジェネレータのサンプリングパルスでサンプリングし、
サンプリングパルスピンチ時間をＴｓとして、被測定デ
ィジタル波形の闇値電圧でサンプルテントホールドした
闇値電圧ｖｔｈにおけるパルス数を、６と１９とすれば
、パルス幅 −（１９６） ｘＴ３ となり、規定した闇値電圧間のパルス数にピンチ時間を
掛けて、ディジタル波形のパルス幅の測定結果が得られ
る。
また、このディジタル波形のパルス幅を測定する測定方
法には、上記測定原理を応用し、（１１オシロスコープ
を使用してマニュアルで測定する方法。
法には、上記測定原理を応用し、（１１オシロスコープ
を使用してマニュアルで測定する方法。
（２） 自動試験器で測定する方法。
（３）波形アナライザーを使用する方法。
等がある。しかし、ｆｌ）は伝送系を伝送後のディジタ
ル波形の信号は、ディジタル波形の位相の短時間の不安
定な状態、所謂、ジッタ現象による位相ジッタが含まれ
ているので、波形のエツジが明確でなくなる。従って、
オシロスコープ等で測定すると、測定者の主観が入り、
正確な測定ができな（なり測定誤差が生しやすい。また
、長いデータパターンのすべてのパルス幅をこの方法で
測定するのは、事実上不可能に近い。（２）の方法は、
連続した繰り返し信号の測定を主な測定対象としており
、伝送系の信号パターンのような不規則な信号の測定に
は適さない。なぜならば、信号パターンによってパルス
幅が変動するので、任意の１個のパルス幅を測定しても
意味がない。（３）の方法も、連続した繰り返し信号の
測定を対象にしている。
ル波形の信号は、ディジタル波形の位相の短時間の不安
定な状態、所謂、ジッタ現象による位相ジッタが含まれ
ているので、波形のエツジが明確でなくなる。従って、
オシロスコープ等で測定すると、測定者の主観が入り、
正確な測定ができな（なり測定誤差が生しやすい。また
、長いデータパターンのすべてのパルス幅をこの方法で
測定するのは、事実上不可能に近い。（２）の方法は、
連続した繰り返し信号の測定を主な測定対象としており
、伝送系の信号パターンのような不規則な信号の測定に
は適さない。なぜならば、信号パターンによってパルス
幅が変動するので、任意の１個のパルス幅を測定しても
意味がない。（３）の方法も、連続した繰り返し信号の
測定を対象にしている。
従って、（２）と同し理由により適さない。但し、測定
回数を増やして平均化してめる方法もある。
回数を増やして平均化してめる方法もある。
以上のように、従来のディジタル波形のパルス幅測定方
法は、ディジタル波形の位相ジッタ現象や不規則な信号
の測定に通せず、測定結果に誤差が生じやすく、これ等
の測定方法で測定される伝送系の伝送後のディジタル波
形のパルス幅の測定結果に相当の誤差が生じ、従来より
一般的に採用されている伝送後のビット・エラー・レー
トを測定する方法も間接的であり、ディジタル波形の性
能評価する測定方法として、正確に再現性のある測定が
出来ない欠点を有していた。
法は、ディジタル波形の位相ジッタ現象や不規則な信号
の測定に通せず、測定結果に誤差が生じやすく、これ等
の測定方法で測定される伝送系の伝送後のディジタル波
形のパルス幅の測定結果に相当の誤差が生じ、従来より
一般的に採用されている伝送後のビット・エラー・レー
トを測定する方法も間接的であり、ディジタル波形の性
能評価する測定方法として、正確に再現性のある測定が
出来ない欠点を有していた。
（ｄｌ 発明の目的
本発明は、この従来の欠点を解決することを目的として
いる。
いる。
ｔｅｌ 発明の構成
上記目的は、ディジタル信号を伝送する伝送系の入力側
に、測定系の基本クロック信号源になるクロック発生回
路と、前記クロック発生回路の基本クロックに同期した
各種の信号パターンを発生するデータパターン発生回路
を設け、該伝送系の出力側に前記データパターン発生回
路の信号と、該伝送系通過後の信号のビット同期を取る
ためのビット同期回路と、前記ビット同期回路からビッ
ト同期の取れた信号のフレーム同期を取るためのフレー
ム同期回路と、前記フレーム同期回路よりフレーム同期
の取れた前記データパターン発生回路の信号と該伝送系
を通過後の信号を比較してエラーヒソ１を検出するエラ
ー検出回路と、前記エラー検出回路で検出されたエラー
を計数し、ビット誤り率を計算するエラー計数回路と、
ビット同期の取れた状態からデータパターンの】ビット
の１／ｎヒント分の時間づつクロック位相をシフ］・す
るクロック位相シフト回路と、前記クロック位相シフト
回路を制御する演算・制御・記憶回路を設け、前記クロ
ック発生回路からのクロック信号を前記データパターン
発生回路に入力し、前記データパターン発生回路で発生
した信号パターンを該伝送系に入力し、該伝送系を通過
後の伝送信号を前記ビット同期回路に入力してビット同
期を取り、前記フレーム同期回路でフレーム同期を取り
、前記エラー検出回路で前記データパターン発生回路の
信号パターンと比較してエラーを検出し、検出されたエ
ラーを前記エラー計数回路で計算されたピッ１−誤り率
を記憶し、データの１ビット分のクロック位相シフトが
終わるまで、前記演算・制御・記憶回路により前記クロ
ック位相シフト回路を制御し、クロック位相をシフトし
て前記ビット同期回路に入力するよう構成した本発明に
よって達成される。
に、測定系の基本クロック信号源になるクロック発生回
路と、前記クロック発生回路の基本クロックに同期した
各種の信号パターンを発生するデータパターン発生回路
を設け、該伝送系の出力側に前記データパターン発生回
路の信号と、該伝送系通過後の信号のビット同期を取る
ためのビット同期回路と、前記ビット同期回路からビッ
ト同期の取れた信号のフレーム同期を取るためのフレー
ム同期回路と、前記フレーム同期回路よりフレーム同期
の取れた前記データパターン発生回路の信号と該伝送系
を通過後の信号を比較してエラーヒソ１を検出するエラ
ー検出回路と、前記エラー検出回路で検出されたエラー
を計数し、ビット誤り率を計算するエラー計数回路と、
ビット同期の取れた状態からデータパターンの】ビット
の１／ｎヒント分の時間づつクロック位相をシフ］・す
るクロック位相シフト回路と、前記クロック位相シフト
回路を制御する演算・制御・記憶回路を設け、前記クロ
ック発生回路からのクロック信号を前記データパターン
発生回路に入力し、前記データパターン発生回路で発生
した信号パターンを該伝送系に入力し、該伝送系を通過
後の伝送信号を前記ビット同期回路に入力してビット同
期を取り、前記フレーム同期回路でフレーム同期を取り
、前記エラー検出回路で前記データパターン発生回路の
信号パターンと比較してエラーを検出し、検出されたエ
ラーを前記エラー計数回路で計算されたピッ１−誤り率
を記憶し、データの１ビット分のクロック位相シフトが
終わるまで、前記演算・制御・記憶回路により前記クロ
ック位相シフト回路を制御し、クロック位相をシフトし
て前記ビット同期回路に入力するよう構成した本発明に
よって達成される。
即ち、測定される伝送系の伝送路の入力側より信号パタ
ーンを入力し、伝送系の伝送路を通過後の出力信号パタ
ーンをビット同期とフレーム同期を取り、伝送系の伝送
路に入力した信号パターン信号と比較してビットエラー
を検出し、このビットエラーの計算した結果をクロック
位相シフト回路に入力し、クロック位相シフト回路でシ
フトしたクロック位相をビット同期回路に入力して、こ
のビット誤り率が規定値以下になるようクロック位相シ
フト回路を制御することにより、クロック位相のシフト
量でディジタル波形のパルス幅の測定結果をめるよう構
成され、ビット誤り率を測定し、ビット誤り率の計算結
果を演算・制御・記憶回路に入力し、入力された計算結
果によりクロック位相シフト回路を制御し、ビット同期
回路のクロック位相をシフトする帰還回路機能を組込ん
だディジタル波形のパルス幅測定方法である。
ーンを入力し、伝送系の伝送路を通過後の出力信号パタ
ーンをビット同期とフレーム同期を取り、伝送系の伝送
路に入力した信号パターン信号と比較してビットエラー
を検出し、このビットエラーの計算した結果をクロック
位相シフト回路に入力し、クロック位相シフト回路でシ
フトしたクロック位相をビット同期回路に入力して、こ
のビット誤り率が規定値以下になるようクロック位相シ
フト回路を制御することにより、クロック位相のシフト
量でディジタル波形のパルス幅の測定結果をめるよう構
成され、ビット誤り率を測定し、ビット誤り率の計算結
果を演算・制御・記憶回路に入力し、入力された計算結
果によりクロック位相シフト回路を制御し、ビット同期
回路のクロック位相をシフトする帰還回路機能を組込ん
だディジタル波形のパルス幅測定方法である。
本発明回路構成により、規定のピント誤り率を満たすデ
ィジタル波形のパルス幅を測定することに依って、繰り
返し信号でない信号パターンのパルス幅も、位相ジッタ
の幅も、更に、規定のビット誤り率を得るためのサンプ
リングクロックの許容位相範囲も明確に測定できる。ま
た、ジッタを含むパルスの、パルス幅の定義を明確にす
ることができる。従って、伝送系を伝送後のディジタル
波形の位相ジッタ現象や不規則な信号でも、測定結果に
誤差が生ずることなく、ディジタル波形の性能評価方法
として、正確で再現性のある良い測定方法を提供するも
のである。
ィジタル波形のパルス幅を測定することに依って、繰り
返し信号でない信号パターンのパルス幅も、位相ジッタ
の幅も、更に、規定のビット誤り率を得るためのサンプ
リングクロックの許容位相範囲も明確に測定できる。ま
た、ジッタを含むパルスの、パルス幅の定義を明確にす
ることができる。従って、伝送系を伝送後のディジタル
波形の位相ジッタ現象や不規則な信号でも、測定結果に
誤差が生ずることなく、ディジタル波形の性能評価方法
として、正確で再現性のある良い測定方法を提供するも
のである。
（ｆ） 発明の実施例
以下本発明の一実施例について説明する。第３図は本発
明によるパルス幅測定回路の回路構成ブロック図を示す
。１はクロック発生回路、２はデータパターン発生回路
、３は被測定回路又は伝送路（以下被測定回路と総称す
る）、４はビット同期回路、５はフレーム同期回路、６
はエラー検出回路、７はエラー計数回路、８は演算・制
御・記憶回路、９はクロック位相シフト回路である。
明によるパルス幅測定回路の回路構成ブロック図を示す
。１はクロック発生回路、２はデータパターン発生回路
、３は被測定回路又は伝送路（以下被測定回路と総称す
る）、４はビット同期回路、５はフレーム同期回路、６
はエラー検出回路、７はエラー計数回路、８は演算・制
御・記憶回路、９はクロック位相シフト回路である。
本回路構成において、測定系の基本クロック信号源であ
るクロック発生回路１から、基本クロックを発生し、こ
の基本クロックに同期した被測定回路によって選択可能
な、各種のディジタル波形の信号パターンを発生するデ
ータパターン発生回路２より、測定しようとする被測定
回路３に信号パターンを入力する。被測定回路３に入力
された信号バタ＝ンは、被測定回路の回路網特有の回路
特性により位相波形がずれたり位相ジ・ツタを含んだデ
ィジタル波形の形で、被測定回路ｉｍｍ後後出力信号パ
ターンとして被測定回路３の出力側に出力する。この出
力信号パターンをビット同期を取るために、ビット同期
回路４に入力してビット同期を取り、ピント同期の戦っ
た出力信号パターンを、フレーム同期回路５にフレーム
同期を取るため入力し、フレーム同期間１ｉ！＆５にお
いて、フレーム同期の取れた出力信号パターンをエラー
検出回路６に出力すると共に、パターン発生回路２より
被測定回路３を通過しない基準の信号パターンにフレー
ム同期を取って、エラー検出回路６に同様出力する。こ
の両信号パターンをエラー検出回路６で比較してエラー
ピントを検出し、この検出されたエラービットをエラー
計数回路７で計数し、計数結果を演算・制御・記１．ａ
回路８に送り、演算・制御・記憶回路８で規定したピッ
ｌ−誤り率より以上か１反下か演算・記１ａシ、クロッ
ク位相シフ１−回路９を制御する。クロック位相シフト
回路９はクロック発生回路１よりクロック信号を受け、
信号パターンの１ビット分の時間を１／ｎした〔１／ｎ
ビット〕分の時間づつシフトしたクロック信号を、クロ
ック位相シフト回路９の制御により、順次ビット同期回
路４に出力する。ビット同期回路４はシフトされたクロ
ック位相により、出力信号パターンのビット同期を変え
てフレーム同期回路５に再び入力し、前記連間様の径路
でビット誤り率をエラー計数回路７で計数し、演算・制
御・記憶回路８で演算・記憶し、データの１ピント分の
クロック位相シフトが終わるまで、演算・制御・記憶回
路８がクロック位相シフト回路９を制御する。以上の径
路を繰り返し、データの１ビット分のクロック位相シフ
トが終わった場合に制御を停止する。この間規定のビッ
ト誤り率以下になる範囲のクロック位相シフト回路９の
クロック位相シフト量がディジタル波形のパルス幅の測
定値としてめられる。尚、クロック位相をシフトすると
、ビット同期やフレーム同期のとれない領域が有るが、
これ等は、演算・制御・記憶回路８側で規定のビット誤
り率以上であると判定する。
るクロック発生回路１から、基本クロックを発生し、こ
の基本クロックに同期した被測定回路によって選択可能
な、各種のディジタル波形の信号パターンを発生するデ
ータパターン発生回路２より、測定しようとする被測定
回路３に信号パターンを入力する。被測定回路３に入力
された信号バタ＝ンは、被測定回路の回路網特有の回路
特性により位相波形がずれたり位相ジ・ツタを含んだデ
ィジタル波形の形で、被測定回路ｉｍｍ後後出力信号パ
ターンとして被測定回路３の出力側に出力する。この出
力信号パターンをビット同期を取るために、ビット同期
回路４に入力してビット同期を取り、ピント同期の戦っ
た出力信号パターンを、フレーム同期回路５にフレーム
同期を取るため入力し、フレーム同期間１ｉ！＆５にお
いて、フレーム同期の取れた出力信号パターンをエラー
検出回路６に出力すると共に、パターン発生回路２より
被測定回路３を通過しない基準の信号パターンにフレー
ム同期を取って、エラー検出回路６に同様出力する。こ
の両信号パターンをエラー検出回路６で比較してエラー
ピントを検出し、この検出されたエラービットをエラー
計数回路７で計数し、計数結果を演算・制御・記１．ａ
回路８に送り、演算・制御・記憶回路８で規定したピッ
ｌ−誤り率より以上か１反下か演算・記１ａシ、クロッ
ク位相シフ１−回路９を制御する。クロック位相シフト
回路９はクロック発生回路１よりクロック信号を受け、
信号パターンの１ビット分の時間を１／ｎした〔１／ｎ
ビット〕分の時間づつシフトしたクロック信号を、クロ
ック位相シフト回路９の制御により、順次ビット同期回
路４に出力する。ビット同期回路４はシフトされたクロ
ック位相により、出力信号パターンのビット同期を変え
てフレーム同期回路５に再び入力し、前記連間様の径路
でビット誤り率をエラー計数回路７で計数し、演算・制
御・記憶回路８で演算・記憶し、データの１ピント分の
クロック位相シフトが終わるまで、演算・制御・記憶回
路８がクロック位相シフト回路９を制御する。以上の径
路を繰り返し、データの１ビット分のクロック位相シフ
トが終わった場合に制御を停止する。この間規定のビッ
ト誤り率以下になる範囲のクロック位相シフト回路９の
クロック位相シフト量がディジタル波形のパルス幅の測
定値としてめられる。尚、クロック位相をシフトすると
、ビット同期やフレーム同期のとれない領域が有るが、
これ等は、演算・制御・記憶回路８側で規定のビット誤
り率以上であると判定する。
１
第４図は本発明による他の一実施例の回路構成ブロック
図を示す。本図において、同一対象物は第３図と同一符
号で示す。１０はデータパターン発生回路２と同様信号
パターンを発生する外部データパターン発生回路で、発
生した信号パターンはフレーム同期回路５に入力され、
フレーム同期回路５でフレーム同期が取られる。１１は
クロック再生回路で被測定回路３から伝送後の信号パタ
ーンを受け、クロックパルスを再生し、再生したクロッ
クパルスをクロック位相シフト回路９に供給する。この
外部データパターン発生回路１０とクロック再生回路１
１が第３図と異なるのみで、測定径路は前記述と同様な
ので省略する。第３図は被測定回路３が比較的小さいデ
バイスの場合に、信号発生送り側とビット誤り率計数演
算シフト等の受け側を同一場所に設置して測定する時の
回路で、第４図は被測定回路３が長いケーブルとか、伝
送路の送端と受端が遠距離の場合に、信号発生送り側と
ビット誤り率計数演算シフト等の受け側を離して測定す
る時の回路である。実情によって選択す２ ればよい。
図を示す。本図において、同一対象物は第３図と同一符
号で示す。１０はデータパターン発生回路２と同様信号
パターンを発生する外部データパターン発生回路で、発
生した信号パターンはフレーム同期回路５に入力され、
フレーム同期回路５でフレーム同期が取られる。１１は
クロック再生回路で被測定回路３から伝送後の信号パタ
ーンを受け、クロックパルスを再生し、再生したクロッ
クパルスをクロック位相シフト回路９に供給する。この
外部データパターン発生回路１０とクロック再生回路１
１が第３図と異なるのみで、測定径路は前記述と同様な
ので省略する。第３図は被測定回路３が比較的小さいデ
バイスの場合に、信号発生送り側とビット誤り率計数演
算シフト等の受け側を同一場所に設置して測定する時の
回路で、第４図は被測定回路３が長いケーブルとか、伝
送路の送端と受端が遠距離の場合に、信号発生送り側と
ビット誤り率計数演算シフト等の受け側を離して測定す
る時の回路である。実情によって選択す２ ればよい。
ｆｇ＋ 発明の詳細
な説明したように、伝送系を伝送後のディジタル波形信
号のパルス幅を測定する方法として、クロック発生回路
とデータパターン発生回路による信号発生源を設け、ピ
ント同期回路とフレーム同期回路とエラー検出回路とエ
ラー計数回路によるヒ・シト誤り率より、演算・制御・
記憶回路の制御でクロック位相シフト回路のクロック位
相をシフトし、クロック位相のシフト量によりパルス幅
をめることにより、繰り返し信号でない信号パターンの
パルス幅でも、位相ジッタの幅も測定できるので、正確
で再現性の良い測定値をめ、測定結果に誤差が生ずるこ
となく、ディジタル波形の性能評価を正確に把握できる
効果がある。
号のパルス幅を測定する方法として、クロック発生回路
とデータパターン発生回路による信号発生源を設け、ピ
ント同期回路とフレーム同期回路とエラー検出回路とエ
ラー計数回路によるヒ・シト誤り率より、演算・制御・
記憶回路の制御でクロック位相シフト回路のクロック位
相をシフトし、クロック位相のシフト量によりパルス幅
をめることにより、繰り返し信号でない信号パターンの
パルス幅でも、位相ジッタの幅も測定できるので、正確
で再現性の良い測定値をめ、測定結果に誤差が生ずるこ
となく、ディジタル波形の性能評価を正確に把握できる
効果がある。
第１図と第２図はパルス幅測定の原理を説明する波形図
、第３図と第４図は本発明によるパルス幅測定回路の回
路構成ブロック図を示す。 図面において、■はクロック発生回路、２はデ−タパタ
ーン発生回路、３は被測定回路（又は伝送路）、４はビ
ット同期回路、５はフレーム同期回路、６はエラー検出
回路、７はエラー計数回路、８は演算・制御・記憶回路
、９はクロック位相シフト回路、１０は外部データパタ
ーン発生回路、１１はクロック再生回路をそれぞれ示す
。 ５ ｆ １ 図 尤１ え２ 率 ２ 図
、第３図と第４図は本発明によるパルス幅測定回路の回
路構成ブロック図を示す。 図面において、■はクロック発生回路、２はデ−タパタ
ーン発生回路、３は被測定回路（又は伝送路）、４はビ
ット同期回路、５はフレーム同期回路、６はエラー検出
回路、７はエラー計数回路、８は演算・制御・記憶回路
、９はクロック位相シフト回路、１０は外部データパタ
ーン発生回路、１１はクロック再生回路をそれぞれ示す
。 ５ ｆ １ 図 尤１ え２ 率 ２ 図
Claims (1)
- ディジタル信号を伝送する伝送系の入力側に、測定系の
基本クロック信号源になるクロック発生回路と、前記ク
ロック発生回路の基本クロックに同期した各種の信号パ
ターンを発生するデータパターン発生回路を設け、該伝
送系の出力側に前記データパターン発生回路の信号と、
該伝送系通過後の信号のビット同期を取るためのビット
同期回路と、前記ビット同期回路からビット同期の取れ
た信号のフレーム同期を取るためのフレーム同期回路と
、前記フレーム同期回路よりフレーム同期の取れた前記
データパターン発生回路の信号と該伝送系を通過後の信
号を比較してエラービットを検出するエラー検出回路と
、前記エラー検出回路で検出されたエラーを計数し、ビ
ット誤り率を計算するエラー計数回路と、ビット同期の
取れた状態からデータパターンの１ビツトの１／ｎビッ
ト分の時間づつクロック位相をシフトするクロック位相
シフト回路と、前記クロック位相シフト回路を制御する
演算・制御・記憶回路を設け、前記クロック発生回路か
らのクロック信号を前記データパターン発生回路に入力
し、前記データパターン発生回路で発生した信号パター
ンを該伝送系に入力し、該伝送系を通過後の伝送信号を
前記ビット同期回路に入力してピント同期を取り、前記
フレーム同期回路でフレーム同期を取り、前記エラー検
出回路で前記データパターン発生回路の信号パターンと
比較してエラーを検出し、検出されたエラーを前記エラ
ー計数回路で計算されたピント誤り率を記憶し、データ
の１ビツト分のクロック位相シフトが終わるまで、前記
演算・制御・記憶回路により前記クロック位相シフト回
路を制御し、クロック位相をシフトして前記ヒント同期
回路に入力するよう構成したことを特徴とするパルス幅
測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12731483A JPS6018773A (ja) | 1983-07-13 | 1983-07-13 | パルス幅測定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12731483A JPS6018773A (ja) | 1983-07-13 | 1983-07-13 | パルス幅測定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6018773A true JPS6018773A (ja) | 1985-01-30 |
| JPH043508B2 JPH043508B2 (ja) | 1992-01-23 |
Family
ID=14956871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12731483A Granted JPS6018773A (ja) | 1983-07-13 | 1983-07-13 | パルス幅測定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6018773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017051079A (ja) * | 2015-09-03 | 2017-03-09 | インダストリアル テクノロジー リサーチ インスティテュートＩｎｄｕｓｔｒｉａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ | 駆動電力を発生させる駆動電力発生回路とその方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4556146B2 (ja) | 2008-04-11 | 2010-10-06 | ソニー株式会社 | 情報処理装置および方法、プログラム、並びに情報処理システム |
-
1983
- 1983-07-13 JP JP12731483A patent/JPS6018773A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017051079A (ja) * | 2015-09-03 | 2017-03-09 | インダストリアル テクノロジー リサーチ インスティテュートＩｎｄｕｓｔｒｉａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｅｓｅａｒｃｈ Ｉｎｓｔｉｔｕｔｅ | 駆動電力を発生させる駆動電力発生回路とその方法 |
| US10008921B2 (en) | 2015-09-03 | 2018-06-26 | Industrial Technology Research Institute | Driving power generating circuit and a method for generating a driving power |
| TWI647975B (zh) * | 2015-09-03 | 2019-01-11 | 財團法人工業技術研究院 | 驅動電源產生電路以及驅動電源的產生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043508B2 (ja) | 1992-01-23 |
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