SU1305878A1

SU1305878A1 - Устройство дл испытани регенераторов цифровых систем св зи

Info

Publication number: SU1305878A1
Application number: SU853989453A
Authority: SU
Inventors: Евгений Янкелевич Дурец; Константин Александрович Непомнящий
Original assignee: Ленинградский Электротехнический Институт Связи Им.Проф.М.А.Бонч-Бруевича
Priority date: 1985-12-13
Filing date: 1985-12-13
Publication date: 1987-04-23

Abstract

Изобретение относитс к электросв зи . Цель изобретени - повьшение точности испытани . Устр-во содержит кодер 2, искусственную линию 4, г-р . 5, декодер 7. детектор 8 ошибок, блок 9 управлени , блок 10 синхронизации , счетчик П, блок 13 отображени , испытуемый регенератор 1 . Вновь : введены коммутатор 3, эл-т 6 задерж- K1V, анализатор 12. Блок 9 представл ет собой параллельное соединение трех счетчиков (С импульсов, на выходах к-рых включены триггеры, вл ют щиес формировател ми временных интервалов . 1-и С формирует импульс длительностью, равной испытательной последовательности, 2-й С формирует импульс, длительность к-рого равна времени сеанса измерений, 3-й С формирует последовательность импульсов определ ющих кол-во синхронных и асинхронных регенераторов в модулируемом тракте. 1 ил. (Л оо о ел оо 00

Description

Изобретение относитс к электросв зи и может быть использовано при испытании аппаратуры линейного тракта цифровых систем передачи, паспортизации регенераторов и их выходного контрол .

Цель изобретени - повышение точности испытани .

На чертеже представлена структурна электрическа схема устройства дл испытани регенераторов цифровых систем св зи.

Устройство содержит испытуемый регенератор 1, кодер 2, коммутатор 3,15 искусственную линию 4, генератор 5, элемент 6 задержки, декодер 7, детектор 8 ошибок, блок 9 управлени , блок 10 синхронизации, счетчик 11, анализатор 12 и блок 13 отображени . 20

Устройство работает следующим образом.

Двоичный испытательный сигнал с выхода генератора 5 через кодер 2 поступает на вход коммутатора 3, с 25 выхода которого линейньй сигнал подаетс на вход искусственной линии 4. Там он искажаетс за счет воздействи тепловых шумов и межсимвольных искажений и поступает на вход испыту- ЗО емого регенератора . С выхода испытуемого регенератора 1 восстановленный линейный сигнал через элемент 6 задержки подаетс на вход декодера . 7.

а также детектора 8 ошибок на их ответствуюп1ие входы подаетс напр жение тактовой частоты с выхода д кодера 7. Элемент 6 задержки пред назначен дл задержки сигнала на врем , равное разности длительнос цикла испытательного сигнала и вр мени распространени сигнала в ко таторе 3, искусственной линии 4 и пытуемого регенератора I. Детекто ошибок производит вы вление ошибо декодированном сигнале, число кот рых подсчитываетс счетчиком 11. I

Работа счетчика I1 возможна то ко во врем прохож,цени цикла исп тельного сигнала, дл чего на его разрешающий вход подаетс сигнал выхода блока 9 управлени длитель ностью равной периоду испытательн го сигнала, и сформированный из им пульса с выхода блока 10 синхрони ции. Этим же импульсом производит запись числа вы вленных ошибок в анализатор 12 после анализа каждо цикла испытательного сигнала, а т же производитс обнуление счетчик II после каждого такого цикла.

Таким образом, после проведени испытаний в анализаторе 12 хранит информаци , характеризующа число ошибок в каждом из i измерений, где i - общее число циклов измерен

После проведен} испытаний в з

анализатор I2 может вычисл ть час ность ошибок в i-M регенераторе I котора равна разности числа ошибо на i-M цикле измерений и i-1-н чис деленной на число символов в J-M цикле испытательной последовательности ,, согласно выражению

от- i

N.

выхода которого восстановленный ,-- - .

j- висимости от требуемой информации двоичньи испытательный сигнал поступает на вход детектора 8 ошибок и на вход блока 10 синхронизации, в котором осуп ествл етс выделение импульса , характеризующего начало цик- 40 ла испытательной последовательности. Этот импульс поступает на вход блока 9 управлени , который вырабатывает сигнал управлени работой коммутатора 3, который производит отключение 45 выхода кодера 2 от входа искусственной линии 4 и подключает выход элемента 6 задержки к входу искусственной линии 4 на врем испытаний, которое пропорционально числу регенера-50 коэффициент ошибки равен Р торов в модулируемом тракте. Кроме того, блок 9 управлени вырабатьша- ет сигнал управлени регенератором, который определ ет структуру регенератора и количество асинхронных ре- ,5 генераторов, включенных между двум

СИНХрОННЬЕМИ.

Кроме того, анализатор 12 вычи л ет общий коэффициент ошибок дл всего модулируемого тракта, при э

NE

OU1

N

где Ng - суммарное количество оши

N

- общее количество контрол руемых позиций испытател ного сигнала. Вычисленные коэффициенты ошиб вывод тс на блок 13 отображени .

Дл синхронной работы блока 9 управлени и блока 10 синхронизации.

5 0

5 О

а также детектора 8 ошибок на их со- ответствуюп1ие входы подаетс напр жение тактовой частоты с выхода декодера 7. Элемент 6 задержки предназначен дл задержки сигнала на врем , равное разности длительности цикла испытательного сигнала и времени распространени сигнала в коммутаторе 3, искусственной линии 4 и испытуемого регенератора I. Детектор 8 ошибок производит вы вление ошибок в декодированном сигнале, число которых подсчитываетс счетчиком 11. I

Работа счетчика I1 возможна только во врем прохож,цени цикла испытательного сигнала, дл чего на его разрешающий вход подаетс сигнал с выхода блока 9 управлени длительностью равной периоду испытательного сигнала, и сформированный из импульса с выхода блока 10 синхронизации . Этим же импульсом производитс запись числа вы вленных ошибок в анализатор 12 после анализа каждого цикла испытательного сигнала, а также производитс обнуление счетчика II после каждого такого цикла.

Таким образом, после проведени испытаний в анализаторе 12 хранитс информаци , характеризующа число ошибок в каждом из i измерений, где i - общее число циклов измерение

После проведен} испытаний в - .

анализатор I2 может вычисл ть частность ошибок в i-M регенераторе I, котора равна разности числа ошибок на i-M цикле измерений и i-1-н числе, деленной на число символов в J-M цикле испытательной последовательности ,, согласно выражению

висимости от требуемой информации коэффициент ошибки равен Р

от- i

N.

ти от требуемо иент ошибки ра

исимости от требуемой информации коэффициент ошибки равен Р

Кроме того, анализатор 12 вычисл ет общий коэффициент ошибок дл всего модулируемого тракта, при этом

тре оши

NE

ти от т иент ош

OU1

N

где Ng - суммарное количество ошибок;

N

- общее количество контролируемых позиций испытательного сигнала. Вычисленные коэффициенты ошибок вывод тс на блок 13 отображени .

Блок управлени представл ет собой параллельное соединение трех счетчиков импульсов, на выходах которых включены триггеры, вл ющиес формировател ми временных интервалов. Пер- вый счетчик формирует импульс длительностью , котора равна испытательной последовательности; второй счетчик формирует импульс, длительность которого равна времени сеанса изме- рений; третий счетчик формирует последовательность импульсов, определ ющих количество синхронных и асинхронных регенераторов в модулируемом тракте, при этом при поступлении на вход регенератора импульсов с выхода третьего счетчика производитс отключение блока вьделител тактовой частоты в регенераторе 5, т.е. он переводитс в режим асинхронной регене- рации.

Claims

Формула изобретени

Устройство дл испытани регене- раторов цифровых систем св зи, содержащее блок отображени , генератор, кодер, искусственную линию, детектор ошибок, блок управлени , счетчик и последовательно соединенные декодер

Составитель В.Камал гин Редактор А.Шандор Техред В.Кадар Корректор Л.Патай

Заказ 1466/56 Тираж 639Подписное

ВНИИПИ Государственного комитета СССР

по делам изобретений и открытий 113035, Москва, Ж-35, Раушска наб., д.4/5

Производственно-полиграфическое предпри тие, г.Ужгород, ул. Проектна , 4

и блок синхронизации, при- этом выход генератора подключен к входу кодера , а первый выход блока управлени подключен к первому входу счетчика , отличающеес тем, что, с целью повышени точности испытани , введены анализатор, элемент задержки и коммутатор, первый вход которого соединен с выходом кодера, второй вход соединен с выходом элемента задержки и входом декодера, третий вход соединен с вторым выходом блока управлени , а выход - через последовательно соединенные искусственную линию, испытуемый регенератор подключен к входу элемента задержки, третий выход блока управлени подключен к управл ющему входу испытуемого регенератора, первый вход соединен с выходом блока синхро низации, с вторым входом счетчика и через анализатор подключен к блоку отображени , второй вход соединен с другим выходом декодера, другим входом блока синхронизации и с первым входом детектора ошибок, второй вход которого соединен с выходом декодера а выход подключен к третьему входу счетчика, выход которого подключен к другому входу анализатора.