JPS607560A - メモリ制御装置 - Google Patents
メモリ制御装置Info
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- JPS607560A JPS607560A JP59108746A JP10874684A JPS607560A JP S607560 A JPS607560 A JP S607560A JP 59108746 A JP59108746 A JP 59108746A JP 10874684 A JP10874684 A JP 10874684A JP S607560 A JPS607560 A JP S607560A
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- memory
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
- G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
- G06F11/1016—Error in accessing a memory location, i.e. addressing error
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- Techniques For Improving Reliability Of Storages (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、特許請求の範囲第１項の上位概念に記載され
たメモリ制御装置に関する。
たメモリ制御装置に関する。
本発明は、例えば、誤りを許容する電話交換装置用に開
発された。この′電話交換装置（は、メモリを備えた１
つの（一般的には複数の）極めて信頼性の高い中央制御
ユニットを有している。
発された。この′電話交換装置（は、メモリを備えた１
つの（一般的には複数の）極めて信頼性の高い中央制御
ユニットを有している。
この場合、アドレス誤りは検出される。まだ、記憶され
ているメモリワードに紛れ込んだ誤９は検出され、自動
的に補正される。このようなメモリワードとは、例えば
、メモリに書込まれた捕捉状能信号、接続要求信号、受
領信号、呼出し番号のスイッチフレーム端子への割当信
号、優先１ｌｌｔｑ位監視、自動検査月］のスタート信
号等である。ただし本発明によるメモリ制御装置は、そ
の動作が誤りに対して良好に保護されているその他のメ
モリに使／１４することもできる。
ているメモリワードに紛れ込んだ誤９は検出され、自動
的に補正される。このようなメモリワードとは、例えば
、メモリに書込まれた捕捉状能信号、接続要求信号、受
領信号、呼出し番号のスイッチフレーム端子への割当信
号、優先１ｌｌｔｑ位監視、自動検査月］のスタート信
号等である。ただし本発明によるメモリ制御装置は、そ
の動作が誤りに対して良好に保護されているその他のメ
モリに使／１４することもできる。
従来技術
特許請求の範囲第１項の上位概念に規定したメモリ制御
装置は、ドイツ連邦共和国特許第２６５５６５３号公報
により公知である。この公・用の装置には、次のような
構成が設けられている。すなわち、 例えばハミングコードないしＳｇＣ！−ＤＩＩＤコード
に従つ′Ｃメモリワードを検査する。つ址り、メモリワ
ードのｉ￥１−のｉＩミリを補正し、このメモリ１ノー
ドの多重Ｍ！！ Ｉ）全検出する。そしてこのメモリワ
ードに多重誤りが生じた場合は、警報を発するか、ある
いは読出し過程を細度も繰返させる。
装置は、ドイツ連邦共和国特許第２６５５６５３号公報
により公知である。この公・用の装置には、次のような
構成が設けられている。すなわち、 例えばハミングコードないしＳｇＣ！−ＤＩＩＤコード
に従つ′Ｃメモリワードを検査する。つ址り、メモリワ
ードのｉ￥１−のｉＩミリを補正し、このメモリ１ノー
ドの多重Ｍ！！ Ｉ）全検出する。そしてこのメモリワ
ードに多重誤りが生じた場合は、警報を発するか、ある
いは読出し過程を細度も繰返させる。
さらにアドレスの誤りを監視し、アドレスに単−誤りが
生じた時には曹報合発し、およびまたは読出し過程を一
朶返させる。
生じた時には曹報合発し、およびまたは読出し過程を一
朶返させる。
この場合、アドレスの誤りを防ぐために必リンな付加的
な記憶場所には、わずかなコストしかかからない。
な記憶場所には、わずかなコストしかかからない。
前記特許公報には、変形例として別のメモリ制御装置が
記載されている。この装置では、アドレスから形成され
たただ′１つのパリティピットが、メモリワードの複数
のパリティビットと論理結合される。その場合、アドレ
スのパリティビット専用の付加的な記憶場所をメモリに
設ける必要はない。
記載されている。この装置では、アドレスから形成され
たただ′１つのパリティピットが、メモリワードの複数
のパリティビットと論理結合される。その場合、アドレ
スのパリティビット専用の付加的な記憶場所をメモリに
設ける必要はない。
発明が解決しようとする問題点
本発明の課題は、上記の公知技術全次パ−）ように改良
することである。すなわち、 アドレスのピット桁数が；１１」応に多くて大容量のメ
モリが使用されている場合でも、アドレスの多重誤りを
高い精度で検出することができ。
することである。すなわち、 アドレスのピット桁数が；１１」応に多くて大容量のメ
モリが使用されている場合でも、アドレスの多重誤りを
高い精度で検出することができ。
ないしは読出し過程を反復させることかでさる（公知技
術では、アドレス多重誤りは半分しか発見できなかった
）ようにする。
術では、アドレス多重誤りは半分しか発見できなかった
）ようにする。
しかも、アドレスパリティピットの記憶に必要なコスト
を低く抑えなければならない。
を低く抑えなければならない。
問題全解決するだめの手段
本発明によれば前述の課題は、特許請求の範ｌａｌ第１
項の特徴部分に記載された構成により解決される。
項の特徴部分に記載された構成により解決される。
以下においては、一般的な名称゛ディジット″′の代わ
りに、°゛ビツト″えば゛パリティビット″などの名称
を使用する。なぜなら、周知のように、２つ以上の状態
をとり得るディジットに対しては、２通信号を使用する
方が有利だからである。ただし、本発明の原理は、ピッ
トで４ｄ ｌｋ ＜ディジットから成るメモリワード、
アドレス、パリティ等に、一般的に適用可能である。
りに、°゛ビツト″えば゛パリティビット″などの名称
を使用する。なぜなら、周知のように、２つ以上の状態
をとり得るディジットに対しては、２通信号を使用する
方が有利だからである。ただし、本発明の原理は、ピッ
トで４ｄ ｌｋ ＜ディジットから成るメモリワード、
アドレス、パリティ等に、一般的に適用可能である。
いずれにせよ以下においては、２進デイゾツト、つまり
ピラトラ用いた例全説明する。
ピラトラ用いた例全説明する。
実施態様項に記載された構成によって、次のような利点
が得られる。
が得られる。
特許請求の範囲第２項；
アドレスのパリテイデ１′ゾットないしパリティビット
ｉ記憶するために、付加的なメモリセルをし・要としな
い。
ｉ記憶するために、付加的なメモリセルをし・要としな
い。
特許請求の範囲第６填；
アドレスの７ぐリテイを形成するパリティディジット発
生器ないしパリティビット発生器しこ要するコストをゼ
ロに−まで低減できる。
生器ないしパリティビット発生器しこ要するコストをゼ
ロに−まで低減できる。
特許請求の範囲第４項；
アドレスおよびメモリワードの記憶すべきパリティピッ
トを発生するため、および抗出し時にに必要なアドレス
のパリティビットを発生ずるために、メモリワードの１
ビット桁当たり、互いに重複する６つの部分しか必要と
しない。つまり、極めて少数のパリティビット発生器で
上針である。
トを発生するため、および抗出し時にに必要なアドレス
のパリティビットを発生ずるために、メモリワードの１
ビット桁当たり、互いに重複する６つの部分しか必要と
しない。つまり、極めて少数のパリティビット発生器で
上針である。
特許請求の範囲第５項：
特別に開発した特殊な回路の代わりに、誤り検出・補正
回路を内蔵した市販の素子を１史川できる。
回路を内蔵した市販の素子を１史川できる。
実施例の説明
次に図面を参照しながら実施例について不発明の詳細な
説明する。
説明する。
第１図に汀、本発明によるメモリ制御装置の実施例が示
されている。この装置は、アドレスＡｔｉ ｒの誤りか
らの自由度、すなわち正確度を決定するだけでなく、メ
モリワ−１？■ｎｆｏｕｔ ｆメモリ゛Ａｅｍから読出
す際に、このメモリワードエｎｆｏ＋ｒｔ；を補正する
。読出されたメモリワードＩｎｆｏ１ａｔを検査するた
めに、この読出されたメモリワードＩｎｆｏｕｔと岩込
寸れたメモリワードＩｎｆＬｎが、つまり１つのメモリ
ワード全体が、相−４Ｅに一１Ｆなる（−＋１１．復す
る）複数のγりＩ≦分に分割される。複数のビットから
形成されるメモリワードエｎｆｉｎ 、工ｎｆｏａｔの
、上述したような１つの部分）ハ、一般的に、例えばマ
スクから形成される、このメモリワードエｎｆ１ｎ ＋
Ｉｎｆｏｕｔのビット桁の部分集合だけを検出する。こ
の点については、第２図に示す具体例ｆ：参照されたい
。第２図では、１６桁から成るメモリワードのうち、重
複する６つの部分（ビット）が、検出された１部分集合
内のＸ記号によってマークされている。
されている。この装置は、アドレスＡｔｉ ｒの誤りか
らの自由度、すなわち正確度を決定するだけでなく、メ
モリワ−１？■ｎｆｏｕｔ ｆメモリ゛Ａｅｍから読出
す際に、このメモリワードエｎｆｏ＋ｒｔ；を補正する
。読出されたメモリワードＩｎｆｏ１ａｔを検査するた
めに、この読出されたメモリワードＩｎｆｏｕｔと岩込
寸れたメモリワードＩｎｆＬｎが、つまり１つのメモリ
ワード全体が、相−４Ｅに一１Ｆなる（−＋１１．復す
る）複数のγりＩ≦分に分割される。複数のビットから
形成されるメモリワードエｎｆｉｎ 、工ｎｆｏａｔの
、上述したような１つの部分）ハ、一般的に、例えばマ
スクから形成される、このメモリワードエｎｆ１ｎ ＋
Ｉｎｆｏｕｔのビット桁の部分集合だけを検出する。こ
の点については、第２図に示す具体例ｆ：参照されたい
。第２図では、１６桁から成るメモリワードのうち、重
複する６つの部分（ビット）が、検出された１部分集合
内のＸ記号によってマークされている。
第２図の例においてメモリワードＩｎｆｉｎ、Ｉｎｆｏ
ｎｔは、公知の５ＥＣ−ＤＥＤ方式に従って、パリテ・
ｆビットによって部分ごとに保試さ４−でいる。これは
、メモリワードエｎｆ↓ｎ＋ Ｉｎｆｏｔ＾ｔのすべて
ノっビット桁を、各メモリワードの重複する複数の部分
に含ませることによって行なわれる。この点については
以下の文献を参照されたい：Ａｔ１ｖａｎｃｅａ Ｍｉ
ｃｒｏ Ｄｅｖｉｃｅｓ （ＡＭＤ）社発行の［−Ａｍ
２９６０５ｅｒｉｅｓ Ｄｙｎａｍｉｃ Ｍｅｍｏｒ
ｙ ５ｕｐｐｏｒｔＨａｎｃｌｂｏｏｋ ｊ １９８１
、、第１頁〜第４４頁、！侍にの例は以下の文献に記
載されている；同ＩＮ”：Ｉ’ａ ２２頁掲載の表旦、
また同じ＜ ＡＭ］）社発行の（−Ｔｈｅ Ｄｅｓｉｎ
ｅｒｓ’ Ｇｕｉｄｅ ’ ８０ Ｊ １９８０ 、第
５−１頁〜第５−１６貞、特に第５−７頁の表１■、第
５−９頁の表里、および第５−１２頁の表Ｎ。
ｎｔは、公知の５ＥＣ−ＤＥＤ方式に従って、パリテ・
ｆビットによって部分ごとに保試さ４−でいる。これは
、メモリワードエｎｆ↓ｎ＋ Ｉｎｆｏｔ＾ｔのすべて
ノっビット桁を、各メモリワードの重複する複数の部分
に含ませることによって行なわれる。この点については
以下の文献を参照されたい：Ａｔ１ｖａｎｃｅａ Ｍｉ
ｃｒｏ Ｄｅｖｉｃｅｓ （ＡＭＤ）社発行の［−Ａｍ
２９６０５ｅｒｉｅｓ Ｄｙｎａｍｉｃ Ｍｅｍｏｒ
ｙ ５ｕｐｐｏｒｔＨａｎｃｌｂｏｏｋ ｊ １９８１
、、第１頁〜第４４頁、！侍にの例は以下の文献に記
載されている；同ＩＮ”：Ｉ’ａ ２２頁掲載の表旦、
また同じ＜ ＡＭ］）社発行の（−Ｔｈｅ Ｄｅｓｉｎ
ｅｒｓ’ Ｇｕｉｄｅ ’ ８０ Ｊ １９８０ 、第
５−１頁〜第５−１６貞、特に第５−７頁の表１■、第
５−９頁の表里、および第５−１２頁の表Ｎ。
第１図には複数のパリティビット発生器」〕０１〜ＰＧ
６が示されている。それらは、例え（ｒｉ、Ｔｅｘａｓ
１：ｎ５ｔｒｕ＋ｎｅｎｔ社製の市販素子ＢＮ７４ｓ
２８ＯＮｉ用いて実現することができる。各パリティビ
ット発生器の入力側には、対応するパリティピントを発
生ずるために、上述したメモリワードの部分が供給され
る。従って、ノモリワードエｎｆｉｎ 、 Ｉｎｆｏｕ
ｔのビット佑用のメモリセルは、各パリティビット発生
器Ｆ’ＧＸの入力側と接続さ九でいる。この場合、発生
した神々のｌ々リテイビットは、後で公知の方法によっ
て、例えば排他的論理和章子１Ｃよって相互に結合され
る。従ってパリティビット発生器ＰＧｉ〜ＰＧ６は、メ
モリワードビット用のメモリセルに一時記憶された、１
６桁メモリヮードエｎｆｉｎ 。
６が示されている。それらは、例え（ｒｉ、Ｔｅｘａｓ
１：ｎ５ｔｒｕ＋ｎｅｎｔ社製の市販素子ＢＮ７４ｓ
２８ＯＮｉ用いて実現することができる。各パリティビ
ット発生器の入力側には、対応するパリティピントを発
生ずるために、上述したメモリワードの部分が供給され
る。従って、ノモリワードエｎｆｉｎ 、 Ｉｎｆｏｕ
ｔのビット佑用のメモリセルは、各パリティビット発生
器Ｆ’ＧＸの入力側と接続さ九でいる。この場合、発生
した神々のｌ々リテイビットは、後で公知の方法によっ
て、例えば排他的論理和章子１Ｃよって相互に結合され
る。従ってパリティビット発生器ＰＧｉ〜ＰＧ６は、メ
モリワードビット用のメモリセルに一時記憶された、１
６桁メモリヮードエｎｆｉｎ 。
Ｉｎｆｏｕｔの各ビットから、部分ごとに、１つのパリ
ティピッ）を発生する。
ティピッ）を発生する。
後で詳しく説明するように、アドレスＡｄｒも保ｄ（な
される。これは次のようにして行なわり、る。
される。これは次のようにして行なわり、る。
ツマリ、アドレスビット用のメモリセルＩｐＣ−時記憶
されたアドレスのビットから、例えば第２図に示した方
法に従って、パリティビット発生Ｈ４、ｐ ａ １〜Ｆ
［）６によってアドレスのパリティピッ） ＰＢａａｒ
４検出するのである。
されたアドレスのビットから、例えば第２図に示した方
法に従って、パリティビット発生Ｈ４、ｐ ａ １〜Ｆ
［）６によってアドレスのパリティピッ） ＰＢａａｒ
４検出するのである。
第１図に示す図でＵよ、メモリワードＩｎｆｉｎをメモ
リに諮込む場合に、アドレスｌ己ｒおよびノ′モリワー
ドＩｎｆｉｎから発生したパリテ・［ビットＰＢｉｎの
総和が、各メモリワードＩｎｆｉｎに対応するメモＩ）
Ｍｅｍの特定の記憶場所に記憶され乙。
リに諮込む場合に、アドレスｌ己ｒおよびノ′モリワー
ドＩｎｆｉｎから発生したパリテ・［ビットＰＢｉｎの
総和が、各メモリワードＩｎｆｉｎに対応するメモＩ）
Ｍｅｍの特定の記憶場所に記憶され乙。
メモリワードＩｎｆｏｎｔを読出す、Ｉ場合には、店込
み、記憶、および読出し時の誤りを検出するために、ア
ドレスＡｃ１ｒおよびメモリワードエｎｆｏｕｔが検査
される。そのだめ、読出し時には、書込み時と同じコー
ド會用いて検査が行なわれる。その目的で、例えばパリ
ティビット発生器ＰＧ’ｌ〜ＰＧ６が、アドレスＡａｒ
のパリティピッ） ＰＢａａｒを発生する（この時点で
はメモリワードエｎｆｉｎは存在しない。そうでなけれ
ば、パリティビット発生器の該当する入力側が、例えば
スイッチによって遮断されている）。従って読出しの際
に、アドレスＡｄｒのビットから、パリティビット発生
器Ｐ Ｇ ｉ〜ＰＧ５がアトし・スのパリティビットＰ
ＢａｃＬｒ ｆ ｌ炙出する。メモリワードエｎｆｏｕ
ｔを読出す際には、その後で、前述の特定記憶場所に記
憶されていたパリテイビソトＰＢｏｕｔが、各アドレス
Ａｉｒと共に、ないしこのアドレスから検出されたｐ＜
’リティビノトＰＢａｄ？と共に、誤り検出・補止回路
ＥＤＣｉへ供給される。この回路ＥＤＣは、例えばＡｄ
ｖａｎｃｅｄＭ］、ＣｒＯＤｅＶＩＣｅｓ７ＡＭＤ社製
１青の市販素子Ａｍ２９６０を用いて実現さ力、る。こ
の点については、前述のＡＭＤ社発行文献を参照された
い。
み、記憶、および読出し時の誤りを検出するために、ア
ドレスＡｃ１ｒおよびメモリワードエｎｆｏｕｔが検査
される。そのだめ、読出し時には、書込み時と同じコー
ド會用いて検査が行なわれる。その目的で、例えばパリ
ティビット発生器ＰＧ’ｌ〜ＰＧ６が、アドレスＡａｒ
のパリティピッ） ＰＢａａｒを発生する（この時点で
はメモリワードエｎｆｉｎは存在しない。そうでなけれ
ば、パリティビット発生器の該当する入力側が、例えば
スイッチによって遮断されている）。従って読出しの際
に、アドレスＡｄｒのビットから、パリティビット発生
器Ｐ Ｇ ｉ〜ＰＧ５がアトし・スのパリティビットＰ
ＢａｃＬｒ ｆ ｌ炙出する。メモリワードエｎｆｏｕ
ｔを読出す際には、その後で、前述の特定記憶場所に記
憶されていたパリテイビソトＰＢｏｕｔが、各アドレス
Ａｉｒと共に、ないしこのアドレスから検出されたｐ＜
’リティビノトＰＢａｄ？と共に、誤り検出・補止回路
ＥＤＣｉへ供給される。この回路ＥＤＣは、例えばＡｄ
ｖａｎｃｅｄＭ］、ＣｒＯＤｅＶＩＣｅｓ７ＡＭＤ社製
１青の市販素子Ａｍ２９６０を用いて実現さ力、る。こ
の点については、前述のＡＭＤ社発行文献を参照された
い。
誤り検出・補正回路ＥＤＣｊｔよ、読出しの後で、アド
レスＡａｒ ｆ正確性の点について検査する。
レスＡａｒ ｆ正確性の点について検査する。
さらに読出されたメモリワード誤ｎｆｏｕｔ ｆ 、Ｓ
ＥＣ！−ＤＫ］）方式に従って、有利にはパリティビッ
トＰＢａａｒ 、 ＰＢｏｕｔから形成されるシンドロ
ーム（Ｓｙｎｃｌｒｏｍ）だけを用いて検査する。その
後で回路Ｊ引〕Ｃは、検査された正確なメモリワード］
、’ｎｆｏｕｔ ｆ工ｎｆｃｏｒｒとして供給する。メ
モリワード１ｎｆｏｕｔが誤っていて、かつ補正”ｆ
ｆｉ１２である場合には、回路Ｅｌ）Ｃは；’：ｉｉ
、ｉＥされたメモリワードＩｎｆｃｏｒｒを供給する。
ＥＣ！−ＤＫ］）方式に従って、有利にはパリティビッ
トＰＢａａｒ 、 ＰＢｏｕｔから形成されるシンドロ
ーム（Ｓｙｎｃｌｒｏｍ）だけを用いて検査する。その
後で回路Ｊ引〕Ｃは、検査された正確なメモリワード］
、’ｎｆｏｕｔ ｆ工ｎｆｃｏｒｒとして供給する。メ
モリワード１ｎｆｏｕｔが誤っていて、かつ補正”ｆ
ｆｉ１２である場合には、回路Ｅｌ）Ｃは；’：ｉｉ
、ｉＥされたメモリワードＩｎｆｃｏｒｒを供給する。
従って誤シ検出・補正１「】」路ＥＤＣは、特別にメモ
リヮーｔ’ Ｉｎｆｏｕｔ （／Ｃ複叔の誤りがある埠
、合を除いて、少くともシンドロームから、渚゛出され
たメモリワードＩｎｆｏｑｔの単一の誤りを補正する。
リヮーｔ’ Ｉｎｆｏｕｔ （／Ｃ複叔の誤りがある埠
、合を除いて、少くともシンドロームから、渚゛出され
たメモリワードＩｎｆｏｑｔの単一の誤りを補正する。
しかし回路］ｉＮ ｌ）Ｃ（ｔよ、ノン１″ロームから
導出されたアドレスＡｄｒの８．呉り、およびシンドロ
ームから導出されたメモリ１）−ドエｎｆｏｕｔの多重
誤りの場合は、伶報信号（じ形がこし、および／または
読出しの過程を反復させる。
導出されたアドレスＡｄｒの８．呉り、およびシンドロ
ームから導出されたメモリ１）−ドエｎｆｏｕｔの多重
誤りの場合は、伶報信号（じ形がこし、および／または
読出しの過程を反復させる。
本発明によれば、アドレスＡａｒはパリティビットによ
って部分ごとに保護される。従って事実上は、アドレス
Ａｄｒのｈビット（１１が、パリティチェックによって
検査され、しかも各ビット桁が重複するアドレスＡｄ、
ｒの板数の部分内に含まれる。この場合アドレスＡｄｒ
の各部分は、一般に、例えば、マスクから形成される、
アＩＳレスＡａｒのビット桁の部分集合だけを富んで（
・）る（第２図参照）。本発明の重要な特徴は、その入
力側がアドレスＡｉｒのビット桁用のアドレスビットメ
モリセルと接続されたパリティビット発生器の数が、常
に偶数だということである。
って部分ごとに保護される。従って事実上は、アドレス
Ａｄｒのｈビット（１１が、パリティチェックによって
検査され、しかも各ビット桁が重複するアドレスＡｄ、
ｒの板数の部分内に含まれる。この場合アドレスＡｄｒ
の各部分は、一般に、例えば、マスクから形成される、
アＩＳレスＡａｒのビット桁の部分集合だけを富んで（
・）る（第２図参照）。本発明の重要な特徴は、その入
力側がアドレスＡｉｒのビット桁用のアドレスビットメ
モリセルと接続されたパリティビット発生器の数が、常
に偶数だということである。
そのため、該当するアドレス１ｒＤＲのビット桁を保詩
するアドレスの部分は、第２図から明らかなように、最
終的に偶数となる。従って第２図でアドレスＡｄｒの各
ビット術は、２つのアドレス部分に属している。これに
対して、メモリワード誤ｎｆｉｎ 、Ｉｎｆｏｕｔのビ
ット桁のためのメモリワードビットメモリセルと接続さ
れたパリテ・ｒビット発生器ＰＧ１〜ＰＧ５の数は、常
に奇数である。そのだめ、メモリワードＩｎｆｉｎ 。
するアドレスの部分は、第２図から明らかなように、最
終的に偶数となる。従って第２図でアドレスＡｄｒの各
ビット術は、２つのアドレス部分に属している。これに
対して、メモリワード誤ｎｆｉｎ 、Ｉｎｆｏｕｔのビ
ット桁のためのメモリワードビットメモリセルと接続さ
れたパリテ・ｒビット発生器ＰＧ１〜ＰＧ５の数は、常
に奇数である。そのだめ、メモリワードＩｎｆｉｎ 。
工ｎｆｏｎｔの該当するビット桁を含む部分の数も、終
局的に奇数である。第２図に示す実施例で（は、メモリ
ワードＩｎｆｉｎ 、工ｎｆｏｎｔのビット桁は、それ
ぞれ６つの部分に所属している。
局的に奇数である。第２図に示す実施例で（は、メモリ
ワードＩｎｆｉｎ 、工ｎｆｏｎｔのビット桁は、それ
ぞれ６つの部分に所属している。
誤ったアドレスＡＤＨによってメモリワードＩｎｆｏｕ
ｔが読出された場合は、メモリワードが誤りている場合
と同じように、読出されたパリティビットは、各アドレ
スＡｄｒおよび読出されグこメモリワード誤ｎｆｏｕｔ
から読出し後に力またに形成されたパリティビットとほ
とんど一致しておらず、従ってシンドロームが発生する
。本発明によれば、アドレスＡａｒの誤ったビット桁が
属している部分の数は常に偶数なので、アドレス多重誤
りの場合でも、つまりアドレスＡｃ１ｒが多数の誤った
ビラトラ有している場合でも、偶数のシンドロームパタ
ーンだけが発生する。つまり、ドイツ連邦共λ日国特許
第２’６５５６５６号明細書に記載された場合とは異な
り、記憶されていた、あるいは新たに形成されたパリテ
ィビットの一致しないビット桁のパターンが発生する。
ｔが読出された場合は、メモリワードが誤りている場合
と同じように、読出されたパリティビットは、各アドレ
スＡｄｒおよび読出されグこメモリワード誤ｎｆｏｕｔ
から読出し後に力またに形成されたパリティビットとほ
とんど一致しておらず、従ってシンドロームが発生する
。本発明によれば、アドレスＡａｒの誤ったビット桁が
属している部分の数は常に偶数なので、アドレス多重誤
りの場合でも、つまりアドレスＡｃ１ｒが多数の誤った
ビラトラ有している場合でも、偶数のシンドロームパタ
ーンだけが発生する。つまり、ドイツ連邦共λ日国特許
第２’６５５６５６号明細書に記載された場合とは異な
り、記憶されていた、あるいは新たに形成されたパリテ
ィビットの一致しないビット桁のパターンが発生する。
シンドロームパターンによって、ただ１つの誤ったビッ
トを有するアドレス誤りの場合と同じように、上述のア
ドレス多重誤りも、補正不可能な誤りとして、可成りの
信頼度で１；哉別される。これとは逆に、メモリワード
単一点りの場合には奇数のシンドロームパターンが発生
シ、コノシンドロームパターンによって補正が開始され
る。従って本発明によれば、アドレス内の単−誤りまだ
は多重誤りが補正可能なメモリワード誤りと混同される
ことはない。４７ ａのアドレスビットが混同されると
常に偶数のシンドロームパターンが発生するので、この
ようなアドレス誤りは、はとんどの）−合、誤ったアド
レスの下に読出された後で、識別される。例年ｊの句加
的なノ七すワードＥ呉りが生じない場合は、合成シンド
ロームパターンがゼロンンドコームを有している時（険
めて稀なｊ（例だが）にのみ、アドレス誤りが識別され
ず、警報が発せられる。
トを有するアドレス誤りの場合と同じように、上述のア
ドレス多重誤りも、補正不可能な誤りとして、可成りの
信頼度で１；哉別される。これとは逆に、メモリワード
単一点りの場合には奇数のシンドロームパターンが発生
シ、コノシンドロームパターンによって補正が開始され
る。従って本発明によれば、アドレス内の単−誤りまだ
は多重誤りが補正可能なメモリワード誤りと混同される
ことはない。４７ ａのアドレスビットが混同されると
常に偶数のシンドロームパターンが発生するので、この
ようなアドレス誤りは、はとんどの）−合、誤ったアド
レスの下に読出された後で、識別される。例年ｊの句加
的なノ七すワードＥ呉りが生じない場合は、合成シンド
ロームパターンがゼロンンドコームを有している時（険
めて稀なｊ（例だが）にのみ、アドレス誤りが識別され
ず、警報が発せられる。
アトＩ／スピットとアドレス部分との対応関係全第２図
に示す。この図に示すようにｒ記、腺すれば、アドレス
多重誤りの識別子イご照度を匪めて小さくすることがで
きる。第２図の場合には、壷も桁の低い９個のアドレス
パリティ）混同誤りの発生可能な数５１１のうち、識別
できないのはわずか１１である。これに対して前述のド
イツ連邦共和国特許第２６！５５６５３号明組１書に記
載されたメモリ制御装置でｉよ、５１１のこのような混
同誤りのうちの２１１が、つまりほぼ半数が識別できな
い。
に示す。この図に示すようにｒ記、腺すれば、アドレス
多重誤りの識別子イご照度を匪めて小さくすることがで
きる。第２図の場合には、壷も桁の低い９個のアドレス
パリティ）混同誤りの発生可能な数５１１のうち、識別
できないのはわずか１１である。これに対して前述のド
イツ連邦共和国特許第２６！５５６５３号明組１書に記
載されたメモリ制御装置でｉよ、５１１のこのような混
同誤りのうちの２１１が、つまりほぼ半数が識別できな
い。
本発明では、アドレスのノ？リテイまノこはアドレス部
分のパリティだけを発生する付加的なパリティビット発
生器は不必要である。つまり、パリティビット発生器に
要するコスト、従ってその総数は、メモリワードエｎｆ
ｉｎ 、 工ｎｆｏｕｔの誤り、検査に会費な発生冊数
と同じである。これは次の理由による。つ丑り、各アド
レス／ぐリテイビット発生器が、アドレスＡａｒの部分
からだけでなく、メモリ語工ｎｆｉｎ 、Ｉｎｆｏｕｔ
の部分からも、この２つの部分に共通のパリテ・１ビッ
トＫφ〜Ｋ ５ ＝ ＰＢｉｎ ｌｚ発生するからであ
る。従ってアドレス部分からアドレスパリティを発生ず
る場合には、各メモリ語工ｒ＋ｆｉｎ 、 Ｉｎｆｏｕ
ｔを１呆護するのに使用されるパリティビット発生器が
共用される。元来必要なバリディピット発生器ＰＧ１〜
ｐａ６２他の目的にも共用できるので、本発明において
は、アドレスのパリティビット用の伺加的な記憶場所は
不必要である。また、その中にアドレスＡｄｒのビット
桁全含む部分の最大数を、メモリワードエｎｆ１ｎ ＋
工ｎｆｏ＋ｉｔのビット桁を含む部分の最小敷より小さ
くすれば、パリティビット発生器に要するコストヲ低減
することができる。例えば、その中にアドレスＡａｒの
ビット桁を含む部分の数を常に２とＬ、メモリワードエ
ｎｆｉｎ 、 工ｎｆｏｕｔのビット桁を含む５１５分
の数を常に５とし、そしてパリティピット桁を乙より多
く、例えば６とすれば、上述の構成を確実に実現するこ
とができる。この場合、第２図では５ＥＣ−ＤＢ、Ｄ方
式が用いられているが、例えばＥＤＤ方式基く素子ｐ、
ｍ ２９６０によって、メモリワードの犀−誤り（ｉ−
１ｉｆｔ正することもできる。例えば、上述のようにし
て保持されたメモリワード・パリティピッ） ＰＢｉｎ
ｆ ｆ ＭＧ出されたメモリワードエｎｆｏｕｔと共に
５ＫＯ−ＤＥＤ式誤り検出・補正回路ＥＤＯへ供給する
前に、排他的論理和素子Ｍｉｘｌｏｗｎによって、特定
の記憶場所に記１急され、かつメモリワードＩｎｆｏｕ
ｔの読出し時に一緒に読出されるパリティピッ） ｐＢ
ｏｕｔからそれぞれのアドレスパリティビットＰＢａｄ
ｒ ”；ｆ：消去すれば、回路ＥＤＯ全市販の菓子から
構成することができる。つまりこの場合には、読出され
たメモリワードＩｎｆｏｎｔを監視するのに、本発明に
適した回路ＥＤＣを用いる必要はない。というのも、ア
ドレスＡａｒに誤りがなければ、パリティビットＰＢｉ
ｎｆば、アドレスＡａｒから、）（出されたパリティと
結合ないし重なりを含むことかないからである。この場
合パリティビットＰＢｉｎｆは、各メモリワードＩｎｆ
ｏｕｔないしＩｎｆｉｎのビットパターンだけに相応し
ている。ただしこの例でも、メモリ１ノードエｎｆｏｎ
ｔの偶数多重誤りのようなアドレス誤りは現われる。従
って、アドレス単−誤りまたは多重誤りが生じた時には
、メモリワード二重誤りの場合と同じように、回路ＥＪ
）Ｃ！ ｕ告報を発し、および／′またはＪｉを後の呼
出し過程を何度も繰返させる。排他的論理イ１ｊ素子も
市販の菓子によって実現できる。従って第゛１図にした
装置は、第２図に示す本発明による配録関係を実施して
も、市販の素子によって実現できる。つまり、特別な素
子を用いずｊ−ｃ安価に４７４成することができる。
分のパリティだけを発生する付加的なパリティビット発
生器は不必要である。つまり、パリティビット発生器に
要するコスト、従ってその総数は、メモリワードエｎｆ
ｉｎ 、 工ｎｆｏｕｔの誤り、検査に会費な発生冊数
と同じである。これは次の理由による。つ丑り、各アド
レス／ぐリテイビット発生器が、アドレスＡａｒの部分
からだけでなく、メモリ語工ｎｆｉｎ 、Ｉｎｆｏｕｔ
の部分からも、この２つの部分に共通のパリテ・１ビッ
トＫφ〜Ｋ ５ ＝ ＰＢｉｎ ｌｚ発生するからであ
る。従ってアドレス部分からアドレスパリティを発生ず
る場合には、各メモリ語工ｒ＋ｆｉｎ 、 Ｉｎｆｏｕ
ｔを１呆護するのに使用されるパリティビット発生器が
共用される。元来必要なバリディピット発生器ＰＧ１〜
ｐａ６２他の目的にも共用できるので、本発明において
は、アドレスのパリティビット用の伺加的な記憶場所は
不必要である。また、その中にアドレスＡｄｒのビット
桁全含む部分の最大数を、メモリワードエｎｆ１ｎ ＋
工ｎｆｏ＋ｉｔのビット桁を含む部分の最小敷より小さ
くすれば、パリティビット発生器に要するコストヲ低減
することができる。例えば、その中にアドレスＡａｒの
ビット桁を含む部分の数を常に２とＬ、メモリワードエ
ｎｆｉｎ 、 工ｎｆｏｕｔのビット桁を含む５１５分
の数を常に５とし、そしてパリティピット桁を乙より多
く、例えば６とすれば、上述の構成を確実に実現するこ
とができる。この場合、第２図では５ＥＣ−ＤＢ、Ｄ方
式が用いられているが、例えばＥＤＤ方式基く素子ｐ、
ｍ ２９６０によって、メモリワードの犀−誤り（ｉ−
１ｉｆｔ正することもできる。例えば、上述のようにし
て保持されたメモリワード・パリティピッ） ＰＢｉｎ
ｆ ｆ ＭＧ出されたメモリワードエｎｆｏｕｔと共に
５ＫＯ−ＤＥＤ式誤り検出・補正回路ＥＤＯへ供給する
前に、排他的論理和素子Ｍｉｘｌｏｗｎによって、特定
の記憶場所に記１急され、かつメモリワードＩｎｆｏｕ
ｔの読出し時に一緒に読出されるパリティピッ） ｐＢ
ｏｕｔからそれぞれのアドレスパリティビットＰＢａｄ
ｒ ”；ｆ：消去すれば、回路ＥＤＯ全市販の菓子から
構成することができる。つまりこの場合には、読出され
たメモリワードＩｎｆｏｎｔを監視するのに、本発明に
適した回路ＥＤＣを用いる必要はない。というのも、ア
ドレスＡａｒに誤りがなければ、パリティビットＰＢｉ
ｎｆば、アドレスＡａｒから、）（出されたパリティと
結合ないし重なりを含むことかないからである。この場
合パリティビットＰＢｉｎｆは、各メモリワードＩｎｆ
ｏｕｔないしＩｎｆｉｎのビットパターンだけに相応し
ている。ただしこの例でも、メモリ１ノードエｎｆｏｎ
ｔの偶数多重誤りのようなアドレス誤りは現われる。従
って、アドレス単−誤りまたは多重誤りが生じた時には
、メモリワード二重誤りの場合と同じように、回路ＥＪ
）Ｃ！ ｕ告報を発し、および／′またはＪｉを後の呼
出し過程を何度も繰返させる。排他的論理イ１ｊ素子も
市販の菓子によって実現できる。従って第゛１図にした
装置は、第２図に示す本発明による配録関係を実施して
も、市販の素子によって実現できる。つまり、特別な素
子を用いずｊ−ｃ安価に４７４成することができる。
さらに、例えば既述のＡｍ ２９６０である市販の回路
ＥＤＯは、上述のように接続され、かつその動作が調整
可能な固有のパリティビット発生器を有している。そし
てこの固有パリティビツト発生器の入力側および出力側
は、ＥＤＣ素子をパリティビット発生器として使用でき
るように、そのピン”ｆｃｆｒして外部からアクセスす
ることができる。このようなＥＤＯ素子は、パリティピ
ッ） ＰＢｉｎ 、 ＰＢａｄｒ等の発生のためにその
固有パリティビット発生器ヲ共用することによって、第
１図に示す別個のパリティピント発生器１）０１〜ＰＧ
５’、Ｈ１少くとも部分的に省略することができる。た
だし、＋ＡＩＩ（固のパリティピット発生器ＰＧｌ〜ｌ
） Ｇ ５を（人力１ｆｔｌｌの敬を減らして）設けて
もよい。その場合別個のパリティピット発生器はパリテ
ィビットＡｄｒだけを発生する。なぜなら、７々リテイ
ピツトＰＢｉｎはＥＤＯ素子が発生するからである。
ＥＤＯは、上述のように接続され、かつその動作が調整
可能な固有のパリティビット発生器を有している。そし
てこの固有パリティビツト発生器の入力側および出力側
は、ＥＤＣ素子をパリティビット発生器として使用でき
るように、そのピン”ｆｃｆｒして外部からアクセスす
ることができる。このようなＥＤＯ素子は、パリティピ
ッ） ＰＢｉｎ 、 ＰＢａｄｒ等の発生のためにその
固有パリティビット発生器ヲ共用することによって、第
１図に示す別個のパリティピント発生器１）０１〜ＰＧ
５’、Ｈ１少くとも部分的に省略することができる。た
だし、＋ＡＩＩ（固のパリティピット発生器ＰＧｌ〜ｌ
） Ｇ ５を（人力１ｆｔｌｌの敬を減らして）設けて
もよい。その場合別個のパリティピット発生器はパリテ
ィビットＡｄｒだけを発生する。なぜなら、７々リテイ
ピツトＰＢｉｎはＥＤＯ素子が発生するからである。
発明の効果
公／ＢＪ技術においては、アドレス多重誤りは半分しか
発見できなかったが、本発明ではメモリワードのアドレ
スにおける多重誤りはほぼ完全に検出でさ、また補正可
能な、メモリワードの（単一）誤りと混合されることも
ない。
発見できなかったが、本発明ではメモリワードのアドレ
スにおける多重誤りはほぼ完全に検出でさ、また補正可
能な、メモリワードの（単一）誤りと混合されることも
ない。
しｂ・も、アドレスパリティビットの記憶に必要なコス
トを低く抑えることができる。例えば、アドレスパリテ
ィビットを記憶するメモリセルには、付加的なコス）ｋ
全く必要としない。。
トを低く抑えることができる。例えば、アドレスパリテ
ィビットを記憶するメモリセルには、付加的なコス）ｋ
全く必要としない。。
第１図は市販の素子から形成された本発明によるメモリ
制御装置の実施例のブロック図、第２図は：ｌｉ々のパ
リティピット発生器の入力側と、アドレスおよびメモリ
ワードのピット位ｊｆ （！ｌ’ Ｃ己憶する各記憶場
所との纂１図に接続関係を示す図である。 Ｍｅｍ・・・メモリ、ＰＧ１〜ＰＧ５・・・パリティピ
ット発生器、Ｍｉｘｄｏｗｎ・・・排他的論理和素子、
ＥＤＣ・・・誤シ検出・補正回路。
制御装置の実施例のブロック図、第２図は：ｌｉ々のパ
リティピット発生器の入力側と、アドレスおよびメモリ
ワードのピット位ｊｆ （！ｌ’ Ｃ己憶する各記憶場
所との纂１図に接続関係を示す図である。 Ｍｅｍ・・・メモリ、ＰＧ１〜ＰＧ５・・・パリティピ
ット発生器、Ｍｉｘｄｏｗｎ・・・排他的論理和素子、
ＥＤＣ・・・誤シ検出・補正回路。
Claims (1)
- 【特許請求の範囲】 １、 アドレス（Ａｄｒ）の正確度をめ、かつメモリ１
ノード（工ｎｆｏｕｔ） ＋７メモリ（Ｍｅｍ）から読
出す時に該メモリワード（工ｎ、ｆｏｎｔ）−ｆ補正１
−るメモリ制御装置であって、 複数の一２イジツトから成るワード（工ｎｆｉｎ）の各
部分が、該ワード（工ｔ１ｆｉｎ）”）複数のデイソッ
ト桁から成る部分集合の１つだけを官本メモリワード（
工ｎｆｉｎ 、 Ｉｎｆｏｕｔ）の各デイソツト桁をメ
モリワードの腹数の部分に重複して含−よぜ、かつ複数
のパリテ・ｒディジット発生５（ＰＧｉ〜ＰＧ６ ）’
に設けることによって、パリティディジノ） （ＰＢｉ
ｎｆ） ｋ用いてメモリワード（工ｎｆｉｎ 、工ｎｆ
ｏｕｔ）を部分ごとに［原調し、その際前記パリティデ
ィジット発生器が、メモリワードディノット用メモリセ
ルに一時記憶されたメモリワード（工ｎｆｉｎ 。 工ｎｆｏｎｔ）の各ディジットから、パリディディノッ
トを部分ごとに発生し、 アドレスディジット用メモリセルに一時記１意されたア
ドレスの各ディジットからパリティデイジノト発生器（
ＰＧ１〜ＰＧ６）を用いてパリティディジノ） （ＰＢ
ａａｒ ） ｆ、Ｈ検出することによって、アドレスを
も保護し、メモリワード（工ｎｆｉｎ）を書込む際に、
アドレス（Ａｄ、ｒ）およびメモリワード（工ｎｆｉｎ
）から発生したパリディディノット（ＰＢｉｎ ）
ｔ 、谷ノモリワード（工ｎｆ ｉｎ ）に配属された
、メモリ（Ｍｅｍ ）内の特定の記憶場所に記憶し、メ
モリワード（工ｎｆｏｕｔ） ｋ読出す際に、前記特定
の記憶場所に記憶されていたノ々リテイヂイジット（Ｐ
Ｂｏｕｔ） ｆ、各アドレｙ、、 （Ａａｒ）と共に、
および／−１：たは該アドレス（Ａｄｒ ）から検出さ
れたパリティディジノ） （ｐＢａｄｒ）と共に、誤シ
検出・補正回路（ＥＤ（３）に供給し、該誤り検出・補
正回路が、パリディディノット（ＰＢａｃｌｒ 、 Ｐ
Ｂｏ＋ユｔ）から成るシンドロームを用いて、アＩＳレ
ス（Ａａ、ｒ）の正確さについて検査し、かつ読出され
たメモリヮーｔ’ （Ｉｎｆｏｕｔ）を・検査し、さら
にアドレス（Ａｄｒ ）およヒメモリワード（ＰＢａｃ
Ｌｒ 、 Ｐ８ｏｕｔ） ’ｉ補正し、その場合、 誤り検出・補正回路（ＥＤＣ）の中で、シンドロームか
ら導出されたメモリワード（Ｉｎｆｏｕｔ）の単−誤り
がそれぞれ補正され、かつ シンドロームから導出されたアドレス（Ａｄｒ）のｉ呉
り、およびシンドロームから導出されたメモリワード（
工ｎｆｏｕりの多重誤９によって、警報が発せられ、お
よび／−または読出し過程が操返される、 メモリ制（財）装置において、 パリティチェックによって検査され、かつ互いに重複す
る、アドレス（ＡｃＬｒ ）の複数の部分内＆Ｃ該７１
’レス（Ａｄｒ）の各ディジット桁ヲ含ませることによ
って、パリティ；ディジットを用いてアドレスヲ部分ご
とに保諭し、アドレス（Ａｄ、ｒ）の各部分が、該アド
レス（Ａｉｒ ）のビット桁から成る部分集合の１つだ
け全含み、 その入力側がアドレス（Ａｄｒ ）のディジット術に対
するアドレスディジット用メモリセルと接続されている
パリティディジット発生器（ＰＧｌへＰＯ２）の総数が
、従ってアドレス（Ａａｒ）の前記ディジット術を含む
各７７１Ｓ分の総数が終局的に偶数であり、 その入力側がメモリワード（工ｎｆｉｎ、工ｎｆ’ｏｕ
ｔ）のディジット術に対するメモリワードディノット用
メモリセルと接続されたパリティディジット発生器（Ｐ
Ｇ１〜Ｐ Ｇ ６ ）の総数が、従ってメモリワード（
Ｉｎｆｉｎ 、工ｎｆｏｕｔ）の１″ＪｉＪ記ディジタ
デイジツト各部分のａ数が、終局的に奇数である、 ことを特徴とするメモリ制御装置。 ２、 アドレス（Ａｄｒ）の各部分からパリティディジ
ツ） （ｐＢａａｒ）を発生するパリティディジット発
生器（ＰＧ１〜ＰＧ６）の各々が、同時に、メモリワー
ド（工Ｈｆ１ｎ 、Ｉｎｆｏｕｔ）の各部分から、前記
２種類の部分に共通なパリティデイジッ） （ｐＢｉｎ
） ｆ発生する特許請求の範囲第１項記載のメモリ制御
装置。 ６、 その中に一アドレス（Ａｄｒ）の１つのディジッ
ト術を含む部分の最大数が、その中にメモリワード（工
ｎｆｉｎ 、Ｉｎｆｏｕｔ）の１つのディジット術を含
む部分の最小数より小さい特許請求の範囲第１項゛また
は第２項記載のメモリ制御装置。 ４、その中にアドレス（Ａｄｒ） （７） １つのピッ
ト桁を含む部分の数が常に２であり、 その中にメモリワード（工ｎｆｉｎ 、工ｎｆｏｕｔ）
の１つのビット桁を含む部分の数が常に６であり、 パリティピット桁の数が６より大きい、特許請求の範囲
第６項記載のメモリ制御装置。 ５、 メモリワーＦ （工ｎｆｏｕｔ） ・と特定の記
憶場所から読出す時に一緒に読出されるパリティデイゾ
ツ） （ＰＢｏｕｔ）から、排他的論理的素子（Ｍｉｘ
ｄｏｗｎ） ｆ用いて各アトゞレスパリティディジット
（ｐＢａａｒ）を消去し、そうして倚られたメモリワー
ドパリティディジット（ＰＢｉｎｆ）を、読出され／こ
メモリワード（Ｉｎｆｏｕｔ ）と共にＳｇｃ−１）色
り誤シ検出・補正回路（ＥＤＯ）に洪ｈイ）する特許請
求の範囲第１項〜第４項のいずれか１偵記載のメモＩＪ
ｉｌ＋＋制御装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE19833319710 DE3319710A1 (de) | 1983-05-31 | 1983-05-31 | Speichersteueranordnung, insbesondere fuer ein fehlertolerantes fernsprech-vermittlungssystem |
| DE33197105 | 1983-05-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS607560A true JPS607560A (ja) | 1985-01-16 |
Family
ID=6200327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59108746A Pending JPS607560A (ja) | 1983-05-31 | 1984-05-30 | メモリ制御装置 |
Country Status (7)
| Country | Link |
|---|---|
| EP (1) | EP0127118B1 (ja) |
| JP (1) | JPS607560A (ja) |
| AT (1) | ATE34238T1 (ja) |
| BR (1) | BR8402589A (ja) |
| DE (2) | DE3319710A1 (ja) |
| FI (1) | FI842172A (ja) |
| GR (1) | GR79389B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231631A (ja) * | 1988-07-20 | 1990-02-01 | Mamoru Takahashi | 水棲動物用活性水の製造方法 |
| JP2006285318A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 記憶制御回路、記憶制御回路におけるアドレスエラーチェック方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3528902C2 (de) * | 1984-12-13 | 1994-06-09 | Siemens Ag | Durch einen EDC-Code gesichertes Speichersystem |
| DE58909568D1 (de) * | 1988-08-02 | 1996-02-22 | Siemens Ag | Verfahren zur Fehlersicherung in Speichersystemen von Datenverarbeitungsanlagen, insbesondere Fernsprechvermittlungsanlagen |
| JPH02206856A (ja) * | 1989-01-27 | 1990-08-16 | Digital Equip Corp <Dec> | アドレス転送エラーの検出方法及び装置 |
| JPH10512697A (ja) * | 1995-11-10 | 1998-12-02 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | プログラマブルメモリのエラー保護方法及び装置 |
| WO1998009219A1 (de) | 1996-08-30 | 1998-03-05 | Siemens Aktiengesellschaft | Fehlererkennung in einem speichersystem |
| DE19635240A1 (de) | 1996-08-30 | 1998-03-05 | Siemens Ag | Speichersystem |
| GB2550929A (en) * | 2016-05-31 | 2017-12-06 | Advanced Risc Mach Ltd | An apparatus and method for generating an error code for a block comprising a plurality of data bits and a plurality of address bits |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2655653C2 (de) * | 1976-12-08 | 1982-12-16 | Siemens AG, 1000 Berlin und 8000 München | Anordnung zur Feststellung der richtigen Zuordnung von Adresse und Speicherwort in einem wortorganisierten Datenspeicher |
-
1983
- 1983-05-31 DE DE19833319710 patent/DE3319710A1/de not_active Withdrawn
- 1983-11-07 GR GR72911A patent/GR79389B/el unknown
-
1984
- 1984-05-22 EP EP84105851A patent/EP0127118B1/de not_active Expired
- 1984-05-22 DE DE8484105851T patent/DE3471186D1/de not_active Expired
- 1984-05-22 AT AT84105851T patent/ATE34238T1/de not_active IP Right Cessation
- 1984-05-30 FI FI842172A patent/FI842172A/fi not_active Application Discontinuation
- 1984-05-30 BR BR8402589A patent/BR8402589A/pt unknown
- 1984-05-30 JP JP59108746A patent/JPS607560A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0231631A (ja) * | 1988-07-20 | 1990-02-01 | Mamoru Takahashi | 水棲動物用活性水の製造方法 |
| JP2006285318A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | 記憶制御回路、記憶制御回路におけるアドレスエラーチェック方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3319710A1 (de) | 1984-12-06 |
| FI842172A (fi) | 1984-12-01 |
| EP0127118A1 (de) | 1984-12-05 |
| GR79389B (ja) | 1984-10-22 |
| ATE34238T1 (de) | 1988-05-15 |
| BR8402589A (pt) | 1985-04-23 |
| EP0127118B1 (de) | 1988-05-11 |
| FI842172A0 (fi) | 1984-05-30 |
| DE3471186D1 (en) | 1988-06-16 |
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