JPS6017928A - 相補形誘電体分離基板の製造方法 - Google Patents
相補形誘電体分離基板の製造方法Info
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- JPS6017928A JPS6017928A JP58125832A JP12583283A JPS6017928A JP S6017928 A JPS6017928 A JP S6017928A JP 58125832 A JP58125832 A JP 58125832A JP 12583283 A JP12583283 A JP 12583283A JP S6017928 A JPS6017928 A JP S6017928A
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76297—Dielectric isolation using EPIC techniques, i.e. epitaxial passivated integrated circuit
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- Element Separation (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は特に高耐圧化、高周波７時性に優れ、かつ相補
形半導体素子により集積回路を構成するために必要な誘
電体分離基板の製造方法に関するものである。
形半導体素子により集積回路を構成するために必要な誘
電体分離基板の製造方法に関するものである。
一般にモノリシック集積回路は、トランジスタ、抵抗、
コンデンザ等多数の構成素子を互いに電気的に絶縁分離
する必要がある。 ′ 現在この分離方式の代表的なものとして、ＰＮ分離方式
と誘電体分離方式とがある。後者の方式は絶縁材料とし
て通常酸化膜を使用するので、ＰＮ分離方式に比べ寄性
容量が少なく、高周波特性に優れ、高耐圧化も容易であ
る等の特長がある。
コンデンザ等多数の構成素子を互いに電気的に絶縁分離
する必要がある。 ′ 現在この分離方式の代表的なものとして、ＰＮ分離方式
と誘電体分離方式とがある。後者の方式は絶縁材料とし
て通常酸化膜を使用するので、ＰＮ分離方式に比べ寄性
容量が少なく、高周波特性に優れ、高耐圧化も容易であ
る等の特長がある。
従来、最も代表的な誘電体分離基板の製造方法を第１図
（ａ）〜（ｄ）に示し、１「次説明する。
（ａ）〜（ｄ）に示し、１「次説明する。
先ず、第１図（ａ）に示ず学−導電性の単結晶シリコン
基板１の片側の面に選択エツチング法によって、第１図
（ｂ）に示すように分離溝２を形成し、さらにその」二
に絶縁用の酸化膜３を被着させる。次いで、第１図（Ｃ
）に示すように酸化膜３上にシリコン塩化物等の気相反
応によって多結晶シリコン層４を形成し、これを支持体
層５とし、破線で示した位置丑で研磨することにより、
第１図（ｄ）に示すように、互いに絶縁用の酸化膜３で
絶縁分離された単一導電性の１１４結晶シリコンの島６
を有する誘電体分離基板７が得られる。上述した従来の
誘電体分離基板の最も欠点とするところは、第１図（ｄ
）に示した単結晶シリコンの島が全て単一導電ＷＥであ
るため、相補形半導体素子が容易に得られず、どうして
もバーチカル形とラテラル形の２種類の半導体素子で回
路を構成せざる得ないことにある。
基板１の片側の面に選択エツチング法によって、第１図
（ｂ）に示すように分離溝２を形成し、さらにその」二
に絶縁用の酸化膜３を被着させる。次いで、第１図（Ｃ
）に示すように酸化膜３上にシリコン塩化物等の気相反
応によって多結晶シリコン層４を形成し、これを支持体
層５とし、破線で示した位置丑で研磨することにより、
第１図（ｄ）に示すように、互いに絶縁用の酸化膜３で
絶縁分離された単一導電性の１１４結晶シリコンの島６
を有する誘電体分離基板７が得られる。上述した従来の
誘電体分離基板の最も欠点とするところは、第１図（ｄ
）に示した単結晶シリコンの島が全て単一導電ＷＥであ
るため、相補形半導体素子が容易に得られず、どうして
もバーチカル形とラテラル形の２種類の半導体素子で回
路を構成せざる得ないことにある。
このうち、特にラテラル形の電気的特性が劣り、特に誘
電体分離方式の特長である寄性容量が少なく、高周波特
性に優れた利点がまったく失なわれ半導体集積回路の周
波数特性は高周波特注に劣るラテラル形半導体素子の特
性で決定されてしまい、高耐圧化のためにも素子寸法が
大きくなるという欠点があった。ここで、バーチカル形
の相補形半導体素子を単一導電性の誘電体分離基板に形
成する方法として、公知の技術である熱拡散法等で異種
の導電性のウェルを形成する方法１もあるが、高耐圧化
のためにはウェルの深さを、素子耐圧に比例して深くす
る必要があり、拡散、酸化時間に長時間を要し、それに
伴なう横方向拡散の影響で半導体素子表面の表面濃度が
低下し、表面反転層が形成され、素子耐圧が低下すると
いう欠点があった。又、誘電体分離基板の多結晶基板電
位の影響を受けて、絶縁用の酸化膜界面の単結晶が空乏
化あるいは反転し、素子制圧が低下するという欠点があ
った。
電体分離方式の特長である寄性容量が少なく、高周波特
性に優れた利点がまったく失なわれ半導体集積回路の周
波数特性は高周波特注に劣るラテラル形半導体素子の特
性で決定されてしまい、高耐圧化のためにも素子寸法が
大きくなるという欠点があった。ここで、バーチカル形
の相補形半導体素子を単一導電性の誘電体分離基板に形
成する方法として、公知の技術である熱拡散法等で異種
の導電性のウェルを形成する方法１もあるが、高耐圧化
のためにはウェルの深さを、素子耐圧に比例して深くす
る必要があり、拡散、酸化時間に長時間を要し、それに
伴なう横方向拡散の影響で半導体素子表面の表面濃度が
低下し、表面反転層が形成され、素子耐圧が低下すると
いう欠点があった。又、誘電体分離基板の多結晶基板電
位の影響を受けて、絶縁用の酸化膜界面の単結晶が空乏
化あるいは反転し、素子制圧が低下するという欠点があ
った。
本発明は誘電体分離基板のうち、単一導電性の単結晶シ
リコンの島を、１種類の導電性よりなる島と、ｉ ｆｆ
ｔ類の導電性のなかに異種の導電性で高濃度埋込層を含
む異種の導電性を持つ２種類の導電性よりなる島と、１
種類の導電性のなかに異種の導電性を持つ２種類の導電
性よりなる島とし、かつ誘電体膜近傍の単結晶を１種類
の導電性よりなる島の導電形と同一導電性を持つ高濃度
埋込層とすることにより、上記欠点を除去し、相補形半
導体素子を容易に形成でき、かつ多結晶基板電位の影響
を防止できる相補形誘電体分離基板を提供するものであ
る。
リコンの島を、１種類の導電性よりなる島と、ｉ ｆｆ
ｔ類の導電性のなかに異種の導電性で高濃度埋込層を含
む異種の導電性を持つ２種類の導電性よりなる島と、１
種類の導電性のなかに異種の導電性を持つ２種類の導電
性よりなる島とし、かつ誘電体膜近傍の単結晶を１種類
の導電性よりなる島の導電形と同一導電性を持つ高濃度
埋込層とすることにより、上記欠点を除去し、相補形半
導体素子を容易に形成でき、かつ多結晶基板電位の影響
を防止できる相補形誘電体分離基板を提供するものであ
る。
すなわち、本発明は単一導電性の島で誘電体膜近傍の多
結晶をその島の単結晶と同一導電性で高濃度埋込層とし
た複数個の単結晶の島を持つ誘電体分離基板を用い、２
種類の導電性を持つ島とすべき領域の多結晶を誘電体分
離基板表面より半導体素子のバルク耐圧を満たす深さま
で選択エツチング法等により除去し、このエツチングさ
れた島のなかでトランジスタを形成する島には残存させ
た単結晶の上に、除去した単結晶と異種の導電性を持つ
高濃度埋込層を熱拡散法、イオン注入法等で形成し、さ
らに、高濃度埋込層を形成した島も含め、エツチングさ
れた島の単結晶及び高濃度埋込層の上にエピタキシャル
成長装置等を用い、除去した単結晶と異種の導電性を持
つ不純物を含ませながら単結晶を成長させた後、最初の
単一導電性の誘電体分離基板表面まで研磨又はエツチン
グにより除去することにより、互いに誘電体膜により絶
縁された複数個の半導体単結晶の島を有し、その島の単
結晶の導電形は１種類の導電性よりなる島と、１種類の
導電性のなかに異種の導電性で高濃度埋込層を含む異種
の導電性持つ２種類の導電性よりなる島と、１種類の導
電性のなかに異種の導電性を持つ２９類の導電性よりな
る島が存在し、かつ誘電体膜近傍の単結晶を１種類の導
電性よりなる島の導電形と同一導電性を持つ高濃度埋込
層からなる誘電体分肉１１基板を得ることを特徴とする
相補形誘電体分所ｆ基板の製造方法である。
結晶をその島の単結晶と同一導電性で高濃度埋込層とし
た複数個の単結晶の島を持つ誘電体分離基板を用い、２
種類の導電性を持つ島とすべき領域の多結晶を誘電体分
離基板表面より半導体素子のバルク耐圧を満たす深さま
で選択エツチング法等により除去し、このエツチングさ
れた島のなかでトランジスタを形成する島には残存させ
た単結晶の上に、除去した単結晶と異種の導電性を持つ
高濃度埋込層を熱拡散法、イオン注入法等で形成し、さ
らに、高濃度埋込層を形成した島も含め、エツチングさ
れた島の単結晶及び高濃度埋込層の上にエピタキシャル
成長装置等を用い、除去した単結晶と異種の導電性を持
つ不純物を含ませながら単結晶を成長させた後、最初の
単一導電性の誘電体分離基板表面まで研磨又はエツチン
グにより除去することにより、互いに誘電体膜により絶
縁された複数個の半導体単結晶の島を有し、その島の単
結晶の導電形は１種類の導電性よりなる島と、１種類の
導電性のなかに異種の導電性で高濃度埋込層を含む異種
の導電性持つ２種類の導電性よりなる島と、１種類の導
電性のなかに異種の導電性を持つ２９類の導電性よりな
る島が存在し、かつ誘電体膜近傍の単結晶を１種類の導
電性よりなる島の導電形と同一導電性を持つ高濃度埋込
層からなる誘電体分肉１１基板を得ることを特徴とする
相補形誘電体分所ｆ基板の製造方法である。
次に本発明の実施例について図面を参照して説明する。
第２図（ａ）〜（ｅ）は本発明の実施例を示す相補形誘
電体分離基板の製造方法を示す断面図で、第３図は本発
明による相補形誘電体分離基板を用いて製作された半導
体集積回路素子の一例を示す断面図である。
電体分離基板の製造方法を示す断面図で、第３図は本発
明による相補形誘電体分離基板を用いて製作された半導
体集積回路素子の一例を示す断面図である。
先ず、第２図（ａ）に公知の技術で製造された多結晶シ
リコン層８のなかに、絶縁用の酸化膜９で互いに絶縁さ
れた単一導電性で高濃度埋込層１０を含む複数個の単結
晶シリコンの島１１を有する誘電体分離基板１２を示す
。ただし、第１図（ｄ）に示す公知の技術で製造された
誘電体分離基板と異なる点は、誘電体分離基板の多結晶
基板電位の影響を防止するため、単結晶シリコンの島と
同一導電性で高濃度埋込層を絶縁用の酸化膜を被着する
前に熱拡散法又はイオン注入法等により形成することに
ある。
リコン層８のなかに、絶縁用の酸化膜９で互いに絶縁さ
れた単一導電性で高濃度埋込層１０を含む複数個の単結
晶シリコンの島１１を有する誘電体分離基板１２を示す
。ただし、第１図（ｄ）に示す公知の技術で製造された
誘電体分離基板と異なる点は、誘電体分離基板の多結晶
基板電位の影響を防止するため、単結晶シリコンの島と
同一導電性で高濃度埋込層を絶縁用の酸化膜を被着する
前に熱拡散法又はイオン注入法等により形成することに
ある。
ここで説明を容易にするため、単一導電性の複数個の単
結晶シリコンの島１１としてｐ形溝電性を持ち、異種の
導電性としてｎ形溝電性の場合に関して説明を行なう。
結晶シリコンの島１１としてｐ形溝電性を持ち、異種の
導電性としてｎ形溝電性の場合に関して説明を行なう。
次に第２図（ｂ）に示すように、ｎ形溝電性とする必要
のあるｐ形溝電性の島を酸化膜１３によりマスクして選
択エツチング法等で溝１４を形成する。溝１４の深さは
その深さと、後に行なうエピタキシャル成長層との比抵
抗で決まるバルク耐圧が後述する相補形誘電体分離基板
２３を用いて、公知のプレーナー技術等で製作する半導
体素子に要求されるバルク耐圧を満たす深さとする。
のあるｐ形溝電性の島を酸化膜１３によりマスクして選
択エツチング法等で溝１４を形成する。溝１４の深さは
その深さと、後に行なうエピタキシャル成長層との比抵
抗で決まるバルク耐圧が後述する相補形誘電体分離基板
２３を用いて、公知のプレーナー技術等で製作する半導
体素子に要求されるバルク耐圧を満たす深さとする。
さらに、このエツチングされた島のなかでトランジスタ
を形成する島には第２図（ｃ）に示すように酸化膜１５
をマスクにしてＰ、Ａｓ、Ｓｂ等の熱拡散法、イオン注
入法等によりｎ最高濃度埋込層１６を形成する。ここで
、ｐ領域を全てｎ最高濃度埋込層に置換えても、差支え
はない。続いて第２図（ｄ）に示すように酸化膜１７を
マスクにしてエピタキシャル成長を行ない、ｎ形溝電性
単結晶１８を溝１４が埋まるまで成長させる。このとき
、酸化膜１７の上には多結晶シリコン層１９が同時に成
長する。続いて第２図（ｅ）に示すように最初のｐ形溝
電性の単結晶の島１．１の表面まで研磨・ポリッシュ又
はエツチングで除去することにより、互いに絶縁用の酸
化膜９で電気的に絶縁され、かつｐ最高濃度埋込層を含
むｐ形溝電性単結晶の島２０と、ｐ最高濃度埋込層を含
むｐ形溝電性単結晶のなかにそれぞれｎ最高濃度埋込層
を含むｎ形溝電性単結晶を持つ島２１と、ｎ形溝電性単
結晶のみを持つ島２２を複数個有する相補形誘電体分離
基板２３を得る。本発明によれば誘電体分離基板の多結
晶基板電位の影響を、前述説明の如く絶縁用の酸化膜界
面がｐの場合は誘電体分離基板を回路の最低電位に接続
することにより、又後述の如く、絶縁用酸化膜界面がｎ
＋の場合は回路の最高電位に接続することにより防止可
能となり、バーチカル形で相補形の半導体素子が容易に
構成でき、電気的特性が優れ、高耐圧化を図る上でも特
性が安定し、素子寸法がラテラル形と比較して、小さく
できる等の特長をもつ優れた集積回路装置を構成できる
。
を形成する島には第２図（ｃ）に示すように酸化膜１５
をマスクにしてＰ、Ａｓ、Ｓｂ等の熱拡散法、イオン注
入法等によりｎ最高濃度埋込層１６を形成する。ここで
、ｐ領域を全てｎ最高濃度埋込層に置換えても、差支え
はない。続いて第２図（ｄ）に示すように酸化膜１７を
マスクにしてエピタキシャル成長を行ない、ｎ形溝電性
単結晶１８を溝１４が埋まるまで成長させる。このとき
、酸化膜１７の上には多結晶シリコン層１９が同時に成
長する。続いて第２図（ｅ）に示すように最初のｐ形溝
電性の単結晶の島１．１の表面まで研磨・ポリッシュ又
はエツチングで除去することにより、互いに絶縁用の酸
化膜９で電気的に絶縁され、かつｐ最高濃度埋込層を含
むｐ形溝電性単結晶の島２０と、ｐ最高濃度埋込層を含
むｐ形溝電性単結晶のなかにそれぞれｎ最高濃度埋込層
を含むｎ形溝電性単結晶を持つ島２１と、ｎ形溝電性単
結晶のみを持つ島２２を複数個有する相補形誘電体分離
基板２３を得る。本発明によれば誘電体分離基板の多結
晶基板電位の影響を、前述説明の如く絶縁用の酸化膜界
面がｐの場合は誘電体分離基板を回路の最低電位に接続
することにより、又後述の如く、絶縁用酸化膜界面がｎ
＋の場合は回路の最高電位に接続することにより防止可
能となり、バーチカル形で相補形の半導体素子が容易に
構成でき、電気的特性が優れ、高耐圧化を図る上でも特
性が安定し、素子寸法がラテラル形と比較して、小さく
できる等の特長をもつ優れた集積回路装置を構成できる
。
なお、上記実施例において、単結晶基板としてシリコン
、単一導電性の単結晶の島としてｐ形溝電性、選択エツ
チング法として■溝構造、絶縁分離用膜及びマスク材と
して酸化膜、ｎ形溝電性にするための不純物としてＰ＋
ＡＳ＋Ｓｂについて説明したが、単結晶基板としてＧｅ
＋ ＧａＡｓ等、単一導電性の単結晶の島としてｎ形
溝電性、選択エツチング法としてＵ溝構造、絶縁分離用
膜及びマスク材として窒化膜、ｐ形溝電性にするだめの
不純物としてＢ、Ｉｎ等を用いた相補形誘電体分離基板
でも差支えないことは勿論である。
、単一導電性の単結晶の島としてｐ形溝電性、選択エツ
チング法として■溝構造、絶縁分離用膜及びマスク材と
して酸化膜、ｎ形溝電性にするための不純物としてＰ＋
ＡＳ＋Ｓｂについて説明したが、単結晶基板としてＧｅ
＋ ＧａＡｓ等、単一導電性の単結晶の島としてｎ形
溝電性、選択エツチング法としてＵ溝構造、絶縁分離用
膜及びマスク材として窒化膜、ｐ形溝電性にするだめの
不純物としてＢ、Ｉｎ等を用いた相補形誘電体分離基板
でも差支えないことは勿論である。
次に第３図は本発明による相補形誘電体分離基板２３を
用いて、公知のプレーナー技術等で製作された半導体集
積回路素子のうち、相補形のバーチカル形ＰＮＰ ｌ−
ランジスタ２４とバーチカル形ＮＰＮ ）ランジスタ２
５及びバーチカル形ＰＮＥ）Ｎサイリスタ２６を示す。
用いて、公知のプレーナー技術等で製作された半導体集
積回路素子のうち、相補形のバーチカル形ＰＮＰ ｌ−
ランジスタ２４とバーチカル形ＮＰＮ ）ランジスタ２
５及びバーチカル形ＰＮＥ）Ｎサイリスタ２６を示す。
図において、２７は酸化膜等の表面絶縁膜を、２８〜３
３はそれぞれ半導体集積回路素子のコレクタ電極、ベー
ス電（愼、エミッタ電極、アノード電極、ゲート電極、
カソード電極を示す。なお、第２図の構成要素と同一の
各要素は同一数字、同一記号で図示している。図からも
明らかなように、本発明による相補形誘電体分離基板を
用いるとバーチカル形で相補形の半導体集積回路が容易
に構成できる。
３はそれぞれ半導体集積回路素子のコレクタ電極、ベー
ス電（愼、エミッタ電極、アノード電極、ゲート電極、
カソード電極を示す。なお、第２図の構成要素と同一の
各要素は同一数字、同一記号で図示している。図からも
明らかなように、本発明による相補形誘電体分離基板を
用いるとバーチカル形で相補形の半導体集積回路が容易
に構成できる。
以上説明した如く、本発明による相補形誘電体分離基板
は誘電体外ＩＣ基板のうち単結晶の島を、１種類の導電
性よりなる島と、１種類の導電性のなかに異種の導電性
で高濃度埋込層を含む異種の導電性を持つ２種類の導電
性よりなる島と、１種類の導電性のなかに異種の導電性
を持つ２種類の導電性よりなる島とし、かつ誘電体膜近
傍の単結晶を、１種類の導電性よりなる島の導電形と同
一導電性を持つ高濃度埋込層とすることにより、多結晶
基板電位の影響を防止し、バーチカル形で相補形の半導
体素子が容易に形成でき、電気的特性が優れ、高面１圧
化においても素子寸法が小さく、信頼性も優れた半導体
集積回路を構成できる効果を有するものである。
は誘電体外ＩＣ基板のうち単結晶の島を、１種類の導電
性よりなる島と、１種類の導電性のなかに異種の導電性
で高濃度埋込層を含む異種の導電性を持つ２種類の導電
性よりなる島と、１種類の導電性のなかに異種の導電性
を持つ２種類の導電性よりなる島とし、かつ誘電体膜近
傍の単結晶を、１種類の導電性よりなる島の導電形と同
一導電性を持つ高濃度埋込層とすることにより、多結晶
基板電位の影響を防止し、バーチカル形で相補形の半導
体素子が容易に形成でき、電気的特性が優れ、高面１圧
化においても素子寸法が小さく、信頼性も優れた半導体
集積回路を構成できる効果を有するものである。
第１図（ａ）〜（ｄ）は従来の単一導電性単結晶の島を
持つ誘電体分離基板の製造方法を示す断面図、第２図（
ａ）〜（ｅ）は本発明の相補形導電性単結晶の島を持つ
相補Ｔヒ誘電体分離基板の製造方法を示す断面図、第３
図は本発明による相補形誘電体分離基板を用いて製作さ
れだ半導体集積回路素子の断面図である。 ■・・・単結晶シリコン、２・・・分離溝、３，９．２
７・・・絶縁用の酸化膜、４．．８．１９・・・多結晶
シリコン層、５・・・支持体層、６，１１・・・単一導
電性単結晶の島、７，１２・・・誘電体分離基板、１０
・・・単−導電性高濃度埋込層、１３゜１５ 、１７・
・・マスク用酸化膜、１４°・°溝、１６− ｎ最高張
度埋込層、１８・・・ｎ形導電性単結晶、２０・・・ｐ
最高濃度埋込層を含むｐ形導電性単結晶の島、２１・・
・ｐ最高濃度埋込層を含むｐ形導電性単結晶のなかにｎ
最高濃度埋込層を含むｎ形導電性単結晶を持つ島、２２
・・・ｐ最高濃度埋込層を含むｐ形導電性単結晶のなか
にｎ形導電性単結晶のみを持つ島、２３・・・相補形誘
電体分離基板、２４・・・バーチカル形ＰＮＰ ｌ−ラ
ンジスタ、２５・・・バーチカル形ＮＰＮ ）ランジス
タ、２６・・・バーチカル形ＰＮＰＮサイリスタ、２８
・・・コレクタ電極、２９・・・ベース電極、３０・・
・エミッタ電極、３１・・・アノード電極、３２・・・
ゲート電極、３３・・・カソード電極特許出願人 日本
電気株式会社 ゛・−Ｆノｒ゛： （Ｑ） （ｂ） （Ｃ） 第２図 （ｄ、） （ｅ）
持つ誘電体分離基板の製造方法を示す断面図、第２図（
ａ）〜（ｅ）は本発明の相補形導電性単結晶の島を持つ
相補Ｔヒ誘電体分離基板の製造方法を示す断面図、第３
図は本発明による相補形誘電体分離基板を用いて製作さ
れだ半導体集積回路素子の断面図である。 ■・・・単結晶シリコン、２・・・分離溝、３，９．２
７・・・絶縁用の酸化膜、４．．８．１９・・・多結晶
シリコン層、５・・・支持体層、６，１１・・・単一導
電性単結晶の島、７，１２・・・誘電体分離基板、１０
・・・単−導電性高濃度埋込層、１３゜１５ 、１７・
・・マスク用酸化膜、１４°・°溝、１６− ｎ最高張
度埋込層、１８・・・ｎ形導電性単結晶、２０・・・ｐ
最高濃度埋込層を含むｐ形導電性単結晶の島、２１・・
・ｐ最高濃度埋込層を含むｐ形導電性単結晶のなかにｎ
最高濃度埋込層を含むｎ形導電性単結晶を持つ島、２２
・・・ｐ最高濃度埋込層を含むｐ形導電性単結晶のなか
にｎ形導電性単結晶のみを持つ島、２３・・・相補形誘
電体分離基板、２４・・・バーチカル形ＰＮＰ ｌ−ラ
ンジスタ、２５・・・バーチカル形ＮＰＮ ）ランジス
タ、２６・・・バーチカル形ＰＮＰＮサイリスタ、２８
・・・コレクタ電極、２９・・・ベース電極、３０・・
・エミッタ電極、３１・・・アノード電極、３２・・・
ゲート電極、３３・・・カソード電極特許出願人 日本
電気株式会社 ゛・−Ｆノｒ゛： （Ｑ） （ｂ） （Ｃ） 第２図 （ｄ、） （ｅ）
Claims (1)
- （１）共通の半導体基板」二に誘電体膜により互いに絶
縁された腹数個の半導体Ｑｉ結晶の島を有し、その島の
単結晶の導電形は１種類の導電性よりなる島と、ｉ ｆ
ｉｒｉ類の導電性のなかに異種の導電性で高濃度押込層
を含む異種の導電性を持つ２種類の導電性よりなる島と
、１種類の導電性のなかに異種の導電性を持つ２種類の
導電性よりなる島が存在し、かつ誘電体膜近傍の単結晶
を、１種類の導電性よりなる島の導電形と同一導電性を
持つ高濃度埋込層とした相補形誘電体分離基板を形成す
る方法において、単一導電性の島で誘電体膜近傍の単結
晶を高濃度埋込層とした誘電体分離基板を用い、２種類
の導電性を持つ島とすべき領域の単結晶を誘電体分離基
板表面より半導体素子のバルク配圧を満たす深さ捷で選
択エツチング法等により除去し、このエツチングされた
島のなかでトランジスタを形成する島には残存させた単
結晶の上に、除去した単結晶と異種の導電性を持つ高濃
度押込層を熱拡散法、イオン注入法等で形成し、さらに
、高濃度埋込層を形成した島も含め、エツチングされた
島の単結晶及び高濃度埋込層の上にエピタキシャル成長
装置等を用い、除去した単結晶と異種の導電性を持つ不
純物を含ませながら単結晶を成長させた後、最初の単一
導電性の誘電体分離基板表面−まで研磨又はエツチング
により除去することにより互いに誘電体膜により絶縁さ
れた腹数個の半導体単結晶の島を有し、その島の単結晶
の導電形は１種類の導電性よりなる島と、１種類の導電
性のなかに異種の導電性で高濃度埋込層を含む異種の導
電性を持つ２種類の導電性よりなる島と、１種類の導電
性のなかに異種の導電性を持つ２種類の導電性よりなる
島が存在し、かつ誘電体膜近傍の単結晶を１種類の導電
性よりなる島の導電形と同一導電性を持つ高濃度埋込層
とした誘電体分離基板を得ることを特徴とする相補形誘
電体分離基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125832A JPS6017928A (ja) | 1983-07-11 | 1983-07-11 | 相補形誘電体分離基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58125832A JPS6017928A (ja) | 1983-07-11 | 1983-07-11 | 相補形誘電体分離基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017928A true JPS6017928A (ja) | 1985-01-29 |
Family
ID=14920037
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58125832A Pending JPS6017928A (ja) | 1983-07-11 | 1983-07-11 | 相補形誘電体分離基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017928A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001075A (en) * | 1989-04-03 | 1991-03-19 | Motorola | Fabrication of dielectrically isolated semiconductor device |
| US7806393B2 (en) | 2007-10-31 | 2010-10-05 | Smc Kabushiki Kaisha | Clamp apparatus |
-
1983
- 1983-07-11 JP JP58125832A patent/JPS6017928A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5001075A (en) * | 1989-04-03 | 1991-03-19 | Motorola | Fabrication of dielectrically isolated semiconductor device |
| US7806393B2 (en) | 2007-10-31 | 2010-10-05 | Smc Kabushiki Kaisha | Clamp apparatus |
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