JPS6017534A - 浮動小数点数値正規化回路 - Google Patents
浮動小数点数値正規化回路Info
- Publication number
- JPS6017534A JPS6017534A JP58124501A JP12450183A JPS6017534A JP S6017534 A JPS6017534 A JP S6017534A JP 58124501 A JP58124501 A JP 58124501A JP 12450183 A JP12450183 A JP 12450183A JP S6017534 A JPS6017534 A JP S6017534A
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- JP
- Japan
- Prior art keywords
- mantissa
- circuit
- register
- shift
- value
- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/01—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising
- G06F5/012—Methods or arrangements for data conversion without changing the order or content of the data handled for shifting, e.g. justifying, scaling, normalising in floating-point computations
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、仮数が２の補数で表４つされ基数が２であ
る浮動小数点数値を正規化する回路において、仮数のシ
フトを複数ビットずつ行うことによって処理時間を短縮
することを目的とした浮動小数点数値正規化回路に関″
１″るものである。
る浮動小数点数値を正規化する回路において、仮数のシ
フトを複数ビットずつ行うことによって処理時間を短縮
することを目的とした浮動小数点数値正規化回路に関″
１″るものである。
さて仮数が２の補数で表わされ、基数が２の浮動小数点
数を正規化するには仮数の最上位ヒツトと次のビットの
値が異なるように丁れはよい。第１図は従来の浮動小数
点数値正規化回路の一例を・示すもので９図中（１）は
シフト機能を有し仮数の値を保持する仮数レジスタ、（
２）は指数の値苓で保持する指数レジスタ、（３１けエ
クスクル−シブＯＲゲート。
数を正規化するには仮数の最上位ヒツトと次のビットの
値が異なるように丁れはよい。第１図は従来の浮動小数
点数値正規化回路の一例を・示すもので９図中（１）は
シフト機能を有し仮数の値を保持する仮数レジスタ、（
２）は指数の値苓で保持する指数レジスタ、（３１けエ
クスクル−シブＯＲゲート。
Ｓはその出力信号、１４）は指数の値を１だけ減じる一
１回路である。従来の浮動小数点数値正規回路は以上の
ように構成されでいるから仮数レジスタＯ）の最上位ビ
ットと次のビットをエクスクル−シブＯＲケート（３）
に入力することによってそねら２つのビットの値が異っ
ているかどうか計、１べ、出力信号Ｓが０”であＩｒ、
ば２っのビットの値が等しいので仮数レジスタ（１）の
内容を左に１ビツトシフトすると同時に指数レジスタ（
２）の内容を一１回路（４）によって１だけ減じる。こ
の操作を出力信号（ｓ）が“１″となるまで繰り返し実
行することによって正規化を行う回路である。
１回路である。従来の浮動小数点数値正規回路は以上の
ように構成されでいるから仮数レジスタＯ）の最上位ビ
ットと次のビットをエクスクル−シブＯＲケート（３）
に入力することによってそねら２つのビットの値が異っ
ているかどうか計、１べ、出力信号Ｓが０”であＩｒ、
ば２っのビットの値が等しいので仮数レジスタ（１）の
内容を左に１ビツトシフトすると同時に指数レジスタ（
２）の内容を一１回路（４）によって１だけ減じる。こ
の操作を出力信号（ｓ）が“１″となるまで繰り返し実
行することによって正規化を行う回路である。
−とＣろが上記従来、の回路でｄ仮数のシフ１−は常ζ
こ１ビツトずつしか行えないため、一般に正規化の処理
時間が長くなってし゛まう欠点があつムー。
こ１ビツトずつしか行えないため、一般に正規化の処理
時間が長くなってし゛まう欠点があつムー。
この発明は、従来の回路の欠点を改良するために、仮数
に施丁シフト数を決定するシフト数決定回路と仮数をシ
フトするためのシフタ、および指数な減算−［るための
演算回路を組み合イつせて構成することによって仮数の
シフトを複数ビットずつ行い、それによって正規化に要
する処理時間を短縮することを可能にした浮動小数点数
値正規化回路を提供することを目的とする。
に施丁シフト数を決定するシフト数決定回路と仮数をシ
フトするためのシフタ、および指数な減算−［るための
演算回路を組み合イつせて構成することによって仮数の
シフトを複数ビットずつ行い、それによって正規化に要
する処理時間を短縮することを可能にした浮動小数点数
値正規化回路を提供することを目的とする。
第２図はこの発明の一実施例の構成を示すブロック図で
ある。図中（１１，ｆ２１け従来のものと同一であって
それぞれ仮数および指数の値を保持するレジスタである
。（５）は仮数レジスタ（１）の最上位ビットからそれ
以下の４ビツトまでの値Ａ１〜Ａ４ を入力″１−るこ
とによって出力として仮数部に施すシフト数ＳＨを得る
ことが可能なシフト数決定回路。
ある。図中（１１，ｆ２１け従来のものと同一であって
それぞれ仮数および指数の値を保持するレジスタである
。（５）は仮数レジスタ（１）の最上位ビットからそれ
以下の４ビツトまでの値Ａ１〜Ａ４ を入力″１−るこ
とによって出力として仮数部に施すシフト数ＳＨを得る
ことが可能なシフト数決定回路。
（６）は仮数レジスタ（１）の内容ケ１ビットだけシフ
ト可能な１ビツトシフト（７）と仮数レジスタ（１１の
内容を２ビツトだけシ；７１−可能な２ビツトシツク（
８）とによって構成される最高３ビツトまでシフト可能
なシック９（９）はシフ）・数決定回路（５）の出力Ｓ
Ｒの値だけ仮数レジスタ（１）の内容が左ｌこシフトさ
れるようにシフタ（６）をコントロールするシフタコン
トローラ、Ｏｎはシフト数決定回路（５）の出力たけ指
数レジスタの内容を減じるための演算回路である。
ト可能な１ビツトシフト（７）と仮数レジスタ（１１の
内容を２ビツトだけシ；７１−可能な２ビツトシツク（
８）とによって構成される最高３ビツトまでシフト可能
なシック９（９）はシフ）・数決定回路（５）の出力Ｓ
Ｒの値だけ仮数レジスタ（１）の内容が左ｌこシフトさ
れるようにシフタ（６）をコントロールするシフタコン
トローラ、Ｏｎはシフト数決定回路（５）の出力たけ指
数レジスタの内容を減じるための演算回路である。
次ｌこ１以上のように構成されたこの発明の浮動小数点
数値正規化回路の動作について説明する。
数値正規化回路の動作について説明する。
浮動小数点数値の仮数が仮数レジスタ（１）に指数が指
数レジスタ（２）にそれぞれ保持されている７、仮数レ
ジスタ（１）の最上位ビットから以下４ビツトまでの値
Ａ１〜Ａ４をシフト数決定回路（５）に入力することζ
こよって仮数に施丁シフト数ＳＨが出力される。ここで
、入力Ａ１〜Ａ４に対する出力ＳＲは表の通りである、
。
数レジスタ（２）にそれぞれ保持されている７、仮数レ
ジスタ（１）の最上位ビットから以下４ビツトまでの値
Ａ１〜Ａ４をシフト数決定回路（５）に入力することζ
こよって仮数に施丁シフト数ＳＨが出力される。ここで
、入力Ａ１〜Ａ４に対する出力ＳＲは表の通りである、
。
表シフト数決定回路の真理値表
またＳＨは２ビツトの２進数で表わされる。ＳＨをシフ
トコントロール（９）に入力することによってシフタ（
６）はＥＩＨの値だけ左にシフトするようにコントロー
ルされる。仮数レジスタ（１）の内容をシフタ（６）に
入力することによって仮数レジスタ＋１＋の内容は左に
ＳＨの値だけシフトされる。同時に、ＳＨを演算回路ａ
１のＹ側に入力、指数レジスタの内容な演習２回路＋１
（ＩのＹ側に入力することによって指数レジスタ（２）
の内容がＳＲの値だけ減ぜられる。
トコントロール（９）に入力することによってシフタ（
６）はＥＩＨの値だけ左にシフトするようにコントロー
ルされる。仮数レジスタ（１）の内容をシフタ（６）に
入力することによって仮数レジスタ＋１＋の内容は左に
ＳＨの値だけシフトされる。同時に、ＳＨを演算回路ａ
１のＹ側に入力、指数レジスタの内容な演習２回路＋１
（ＩのＹ側に入力することによって指数レジスタ（２）
の内容がＳＲの値だけ減ぜられる。
このようにして正規化が行われるが、 ＳＨ＝ １１（
２）のときは正規化が終了していない可能性があるので
上で述べた動作を繰り返して実行する必要がある。
２）のときは正規化が終了していない可能性があるので
上で述べた動作を繰り返して実行する必要がある。
以上のよ−うに、この発明の浮動小数点数値正規化回路
によりは、正規化における仮数のシフトが複数ビットず
つ行うことができるので、正規化における処理時間を短
縮することができる。
によりは、正規化における仮数のシフトが複数ビットず
つ行うことができるので、正規化における処理時間を短
縮することができる。
第１図は従来の浮動小数点数値正規化回路の一例を示す
図、第２図はこの発明の浮動小数点数値正規化回路の一
実施例の構成を示す図であり、（１）は仮数レジスタ、
（２）は指数レジスタ、（３）はエクスクル−シブＯＲ
ゲート、ｆ５１はシフト数決定回路。 （６）はシフタ、（７１１ｄｌビツトシフタ、（８）は
２ビツトシフタ、（９）はシフタコントローラ、 ｔｏ
ｎは演算回路である。 なお図中同一あるいけ相当部分には同一符号を付して示
しである。
図、第２図はこの発明の浮動小数点数値正規化回路の一
実施例の構成を示す図であり、（１）は仮数レジスタ、
（２）は指数レジスタ、（３）はエクスクル−シブＯＲ
ゲート、ｆ５１はシフト数決定回路。 （６）はシフタ、（７１１ｄｌビツトシフタ、（８）は
２ビツトシフタ、（９）はシフタコントローラ、 ｔｏ
ｎは演算回路である。 なお図中同一あるいけ相当部分には同一符号を付して示
しである。
Claims (1)
- 【特許請求の範囲】 仮数が２の補数で表４つされ基数が２である浮動小数点
数値を正規化する回路において仮数の値を保持する仮数
レジスタと、指数を保持する指数レジスタと、上記仮数
レジスタの最上位ビットからそ２主以下のある特定のピ
ッ１４での値を入力し。 仮数６と施丁シフト数を決定するシフト数決定回路と、
上記シフト数決定回路の出力に基づいて上言己仮数レジ
スタの仮数をシフトするシフタと、上記シフト数決定回
路の出力だは上記指数レジスタの内容を減じろ１こめの
演算回路とを具備したことを特徴とした浮動小数点数値
正規化回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124501A JPS6017534A (ja) | 1983-07-08 | 1983-07-08 | 浮動小数点数値正規化回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58124501A JPS6017534A (ja) | 1983-07-08 | 1983-07-08 | 浮動小数点数値正規化回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6017534A true JPS6017534A (ja) | 1985-01-29 |
Family
ID=14887050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58124501A Pending JPS6017534A (ja) | 1983-07-08 | 1983-07-08 | 浮動小数点数値正規化回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6017534A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289421A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 浮動小数点乗算正規化回路 |
| JPS63123123A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 非正規化浮動小数点演算装置 |
| JPS6448125A (en) * | 1987-08-18 | 1989-02-22 | Nec Corp | Normalization requesting circuit for floating-point arithmetic operation |
| JPH02125327A (ja) * | 1988-11-04 | 1990-05-14 | Toshiba Corp | 浮動小数点データ正規化回路 |
| US5038310A (en) * | 1987-06-27 | 1991-08-06 | Sony Corporation | Amplitude compressing and/or expanding circuit employing enhanced normalization |
| JPH05216620A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 浮動小数点を正規化する方法及び回路 |
-
1983
- 1983-07-08 JP JP58124501A patent/JPS6017534A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61289421A (ja) * | 1985-06-18 | 1986-12-19 | Nec Corp | 浮動小数点乗算正規化回路 |
| JPS63123123A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 非正規化浮動小数点演算装置 |
| US5038310A (en) * | 1987-06-27 | 1991-08-06 | Sony Corporation | Amplitude compressing and/or expanding circuit employing enhanced normalization |
| JPS6448125A (en) * | 1987-08-18 | 1989-02-22 | Nec Corp | Normalization requesting circuit for floating-point arithmetic operation |
| JPH02125327A (ja) * | 1988-11-04 | 1990-05-14 | Toshiba Corp | 浮動小数点データ正規化回路 |
| JPH05216620A (ja) * | 1991-10-31 | 1993-08-27 | Internatl Business Mach Corp <Ibm> | 浮動小数点を正規化する方法及び回路 |
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