JPS6017260B2

JPS6017260B2 - デジタル・アナログ変換器

Info

Publication number: JPS6017260B2
Application number: JP13296478A
Authority: JP
Inventors: 隆章山田; 洋治吉井
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1978-10-28
Filing date: 1978-10-28
Publication date: 1985-05-01
Also published as: JPS5560333A

Description

【発明の詳細な説明】本発明は、デジタル信号をアナログ信号に変換するデジ
タル・アナログ変換器に関し、特に、多数ビットのデジ
タル信号を処理でき１チップの半導体基板上に多数の抵
抗を配置し得るポテンショメータ形のデジタル・アナロ
グ変換器に関する。

デジタル・アナログ変換器（以ＴＤＡ変換器という。）
には、‘１１積分形、‘２１２進加重加算形、‘３１ポ
テンショメータ形、の３種類が広く知られている。ここ
で‘１｝の積分形は、デジタル値に対応した個数のパル
スを積分してアナログ信号を得るものであり、簡単では
あるが、扱える数値が少なく、精度を高くとれず、また
低速である。次に、‘２ーの２進加重加算形は、２進化
符号で表わされたデジタル値を、それぞれの桁毎に電気
的なアナログ量（電流、電荷、電圧等）に変換してこれ
らを加算することにより、上記デジタル値に対応するア
ナログ値を得るものであり、各桁毎のアナログ量は２進
数に応じて重みづけされている。

また、変換の際の応答速度は遠い。第１図は、このよう
な２進加重加算形のＤＡ変換器５１を示すものであり、
入力端子５２。〜５２ｍ‐，に供給されるｍビットのデ
ジタル入力Ｄｏ〜Ｄｍ‐，に対応して、ｍ個の抵抗５３
。〜５３ｍ‐，が設けられている。定電圧源５８によ
り各抵抗５３。〜５３ｍ‐，には一定の電圧Ｅｒが印加
されているため、これらの抵抗５３。〜５３ｍ‐，を流
れ得る電流はそれぞれの抵抗値のみによって定まる。こ
こでこれらの抵抗値を、抵抗５３。から順次Ｒ，Ｒ／２
，Ｒ／４・・・と１／２倍してゆくと、抵抗５３ｍ−，
が２‐肘ＩＲとなり、これらの抵抗５３。〜５３ｍ−
，を流れる電流は順次２倍され、２進数に応じた重みづ
けがなされる。これらの抵抗５３ｏ〜５３ｍ‐，はそれ
ぞれスイッチ５４。〜５４ｍ‐，を介して共通接続され
、オベアンプ５５の負側入力端子に接続されている。ス
イッチ５４ｏ〜５４ｍ‐，は、それぞれ上記ｍビットの
デジタル信号の各桁の値Ｄｏ〜Ｄｍ‐，に対応して、「
１」のときＯＮ、「０」のときＯＦＦ動作するものであ
り、オベアンプ５５の負側入力端子に供Ｖ給される電流
ｉは、となる。したがって、デジタル値に対応したアナ
ログ量としての電流ｉが得られる。オベアンプ５５では
、この電流ｉを電圧Ｖに変換する。このオベアンプ５５
に接続された負帰還抵抗６６の抵抗値をｒとするとき、
出力端子５７に得られる電圧Ｖは、Ｖ＝−ｌｒ
………■となって、電流ｉとりニアな関係
にある。

次に、第２図は、Ｒ−班ラダー形と称される２進加重加
算形のＤＡ変換器６１を示しており、入力端子６２。

〜６２ｍ‐，に供給されたｍビットのデジタル入力Ｄｏ
〜Ｄｍ‐，をアナログ変換する場合には、抵抗値Ｒの抵
抗６３をｍ−１個と、抵抗値次の抵抗６４をｍ十１個と
を用いている。これは、派の抵抗６４を２個並列接続す
ることにより抵抗値がＲとなり、これにＲの抵抗６３を
直列接続して抵抗値を畑とし、以下順次狐の抵抗６４を
並列接続し、Ｒの抵抗６３を直列接続し、・・…・、駅
の抵抗６４を並列接続して、ラダー形抵抗マトリクスを
構成する。この抵抗マトリクス全体の抵抗値はＲとなり
、これに電圧Ｅｒの定電圧源６８を接続すれば、ｍ個の
次の抵抗６４ｍ−，〜６４０腕れる電流が、２−２‐雫
、２−２‐重Ｒ、‐‐‐、２−ｍ‐事と地、残りの狐抵
抗値６４′‘ま６４。

と等しく２‐ｍ・事となる。さらに上記ｍ個の恋抵抗６
４ｏ〜６４ｍ‐，と接地との間に切換スイッチ６５ｏ〜
６５ｍ‐，を挿入接続し、それぞれの接地側切換端子ａ
に対して他方の切換端子ｂを共通接続するとともに、こ
れらの切襖スイッチ６５。〜６５ｍ‐，をデジタル信
号の各桁の値■ｏ〜Ｄｍ‐，に対応させて、値が「０」
のとき端子ａ側に、「１」のとき端子ｂ側に切換えるよ
うにすれば、端子ｂを共通接続した端子かち得られる電
流ｉは、となる。

この鰭流ｉを、オベアンプ６６により電圧Ｖに変換して
出力端子６７に送っている。ところが、これらの２進加
重加算形のＤＡ変換器では、単調性を得る、すなわち、
任意の２個のデジタル値の大４・関係が対応するアナロ
グ値についても常に同様に成り立つようにするためには
、抵抗値の精度として、ｍビットのデジタル値の場合、
相対的に２‐ｍと極めて高いものが要求される。また、
抵抗値の誤差を相対的に２‐ｍとしても、山Ｂ（Ｌｅａ
ｓｔＳｉ柳ｉｆｉｃａｎｔＢｉｔ；最下位ビット）の誤
差は±１００％近くになり、微分直線性及び小橋号特性
が非常に悪くなる。このようなことから、抵抗トＩＪミ
ングなしのモノリシツクタィプのＤＡ変換器では８ビッ
トが限度であり、また抵抗トリミングをしてヒューズＲ
ＯＭ等と併用したモノリシツクタイプでも１２ビットが
限度である。さらに、１２ビット以上となると、高精度
に抵抗トリミングしたハイブリツトタイプに限定され、
価格が高騰する。次に、前記｛３｝のポテンショメータ
形は、原理的には最も単純であり、確実な単調性と優れ
た微分直線性が得られるという特長を有している。

第３図は、このポテンショメータ形のＤＡ変換器７１の
基本回路を示しており、入力端子７２ｏ〜７２ｍ‐，へ
のｍビットのデジタル入力Ｄｏ〜Ｄｍ‐，を変換するに
は、２ｍ−１個の抵抗７３．・７３２１・・・・・・を
直列に接続して、定電圧源７４と接地との間に挿入接続
し、これらの抵抗の各接続点（定電源および接地も含む
）からの２ｍ個の電圧出力を２ｍ個のスイッチ７５．・
７５２・…を介して取り出すものである。これらのスイ
ッチ７５１・７５２・…は、ｍビットのデジタル値に応
じて、いずれか１個のみがＯＮするものである。ここで
、入力デジタル信号が２進符号化されていることより、
ｍ個の各桁入力に応じて、２ｍ個の出力のうちのいずれ
か１個を選択するアドレスデコーダ７６が必要であり、
この世力に応じて２ｍ個の上記スイッチ７５．・７５２
・・・・のうちの１個がＯＮする。これらのスイッチ７
５．・７５２・・・・を介して得られたアナログ量とし
ての電圧は、オベアンプ７７により増幅され、出力端子
７８に送られている。なお、上記アドレスデコーダ７６
およびスイッチ７５１・７５２・・・・の代わりに、第
４図に示すポテンショメータ形のＤＡ変換器８１のよう
にツリー形のスイッチマトリクス８２を用いてもよい。
このスイッチマトリクス８２は、デジタル入力Ｄｏ〜Ｄ
ｍ‐，に応じて連動する切換えスイッチ群を適当に配線
することによって、２ｍ個の接続点のいずれか１個を選
択するものであり、たとえば最下位の入力Ｄｏに応じて
運動する２ｍ‐１個の切換スイッチ８３・・８３２・・
・・は、２ｍ個の接続点のうちの重複しない２個ずつを
それぞれ切換え、次の位の入力Ｄ，に応じて連動する２
ｍ‐２個の切換スイッチ８４．・…は、上記２ｍ‐１個
の切換スイッチのうちの重複しない２個ずつをそれぞれ
切換え、以下順次連動する切換スイッチの個数を１／２
にして、前段（１つ下位）の切換スイッチの重複しない
２個ずつのそれぞれを切換えるように配線することによ
り、２ｍ‐１個の切換スイッチを用いるだけで（アドレ
スデコーダを必要とせずに）デジタル入力Ｄｏ〜Ｄｍ‐
，に対応した１個の接続点を選択することができる。他
の構成は第３図と同様であり、同じ部分に同一の参照番
号を付している。しかしながら、これら第３図、第４図
に示すようなポテンショメータ形のＤＡ変換器では、入
力ビット数が大きくなると構成が複雑化し、特に１枚の
半導体基板上にＤＡ変換器の全回路をパターン形成する
場合には、広い面積を必要とするためビット数の増加が
困難である。

これは、１列の直列抵抗に対して、この直列抵抗と平行
に接続されるスイッチ７５およびアドレスデコーダ７６
（あるいは第４図に示すようなツリー形スイッチマトリ
クス８２）が必要とされるためであり、入力ビット数が
増加した場合には、第５図に示すＤＡ変換器８６のよう
に、複数個のスイッチ７５およびアドレスデコーダ７６
、あるいはスイッチマトリクス８２等を備えた制御部８
７の周囲に直列抵抗７３を配置する程度が限度であって
、抵抗の個数の大中な増加は不可能である。また、ポテ
ンショメータ形では、抵抗が直列に接続されるため、ビ
ット数が増加すると出力インピーダンスが相当高くなる
（１０ビットで１００ｋ○程度）という欠点がある。さ
らに、ビット数が増加して直列抵抗の個数が増加すると
、半導体基板上の抵抗素子パターンのサイズを小さくせ
ざるを得なくなり、各抵抗値のばらつきが大きくなって
、出力アナログ電圧が不安定で精度の低いものそなる虜
れもある。本発明は、このような従来の実情に鑑みてな
されたものであり、その目的とするところは、高速、高
精度かつ直線性の良好なポテンショメータ形の特長を備
えるのみならず、回路構成が簡単で、しかも、ディジタ
ル入力のビット数が増加して抵抗の総数が増加した場合
であっても、最大出力インピーダンスを低くできてＤＡ
変換動作の速度向上が図れるとともに、アナログ出力電
圧を安定かつ高精度に得ることのできるようなデジタル
・アナログ変換器を提供することである。ここで、本発
明の実施例の説明に先立ち、本発明の先行技術としての
ＤＡ変換器について、第６図ないし第８図を参照しなが
ら説明する。すなわち、第６図は本発明の先行技術とな
るＤＡ変換器１を示し、ポテンショメータ形のＤＡ変換
器の動作を行なうものである。

このＤＡ変換器１のｍ個の入力端子２。・２２・…・２
ｍ‐・には、ｍビットのデジタル入力Ｄ。・Ｄ．・・．
・・Ｄｍ−，が供給されている。これらのデジタル入力
Ｄｏ・Ｄ．・…・Ｄｍ−，のうち、そ個（そくｍ）のデ
ジタル入力Ｄｏ・Ｄ．・・・・・Ｄそ−．は、入力反転
回路３を介しＹをアドレスデコーダ４に送られ、デジタ
ル入力Ｄｏ〜Ｄ夕‐１に応じた２〆個のＹアドレスのう
ちの１アドレスが選択される。また、ｍ−そ個のデジタ
ル入力Ｄ夕・Ｄ夕＋．・・・・・Ｄｍ‐，は、Ｘアドレ
スデコーダ５に送られ、デジタル入力Ｄ夕〜Ｄｍ‐，に
応じて２ｍ−〆個のＸアドレスのうちの１アドレスが選
択される。ここで、デジタル入力Ｄ夕は入力反転回路３
にも送られている。次に、複数個（実施例では２ｍ一１
個）の抵抗６を、電源端子７Ｅと接地端子７。との間に
直列に挿入接続することにより、２ｍ個の互いに異なる
電位の接続点（電源と抵抗との接続点、および穣地と抵
抗との接続点を含む。）を得ている。これら２ｍ個の接
続点を、×について２ｍ‐ク個、Ｙについて２〆個とな
るように２次元に配置するわけであるが、これは、たと
えば第６図に示すように、Ｙ方向に２そ個直列接続され
た直列抵抗を、Ｘ方向に２ｍ‐そ列に並べることにより
行なえる。これらの直列抵抗は、×アドレスが１進む毎
に折り返されて直列に接続され、全体として蛇行状に形
成されている。ただし、Ｘの最上位アドレス（あるいは
最下位アドレス）の直列抵抗は、２夕−１個となってい
る。このようにして、直列接続された２ｍ−１個の抵抗
が×，Ｙの２次元に配置されることにより、上記２ｍ個
の接続点は×・Ｙアドレスにそれぞれ対応するように２
ｍ−そ×２そ個配置され、これらの接続点に対応して２
ｍ個のスイッチがそれぞれ接続されている。すなわち、
２ｍ‐そのＸアドレスのうちの任意の１アドレスには、
Ｙ方向に配列された２そ個の接続点が対応し、これらの
接続点に接続された２そ個のスイッチ８は、それぞれ他
端が共通接続されてスイッチ９に接続されている。この
スイッチ９は、Ｘアドレスに対応して２ｍ−そ個設けら
れており、これらの２ｍ‐そ個のスイッチ９は、それぞ
れ池端が共通接続されて、出力端子１川ま接続されてい
る。これらの２ｍ‐そ個のスイッチ９は、Ｘアドレスデ
コーダ５からのアドレス選択信号により選択されたもの
のみがＯＮ動作するものである。次に、２そのＹアドレ
スのうちの任意の１アドレスには、×方向に配列された
２ｍ‐〆個の接続点が対応し、これらの接続点に接続さ
れた２ｍ‐〆個のスイッチは、該アドレスの選択信号に
よりＯＮ動作する。したがって、Ｘアドレスデコーダが
２ｍ‐そのうちの１アドレスを、またＹアドレスデコー
ダ２そのうちの１アドレスを、それぞれ選択することに
より、２ｍ個の接続点のうちの１個が選択される。とこ
ろで、直列接続された抵抗は、×の１アドレス毎に折り
返されて蛇行配置されていることにより、×アドレス数
が奇数のときと偶数のときとで、Ｙアドレスの順序が互
いに逆となる。このＸアドレスの奇数、偶数は、×アド
レスデコーダ５に供給されるｍ−そビットのデジタル入
力Ｄそ〜Ｄｍ‐，のうちの最下位ビット入力Ｄ夕により
決定されるから、このデジタル入力Ｄ夕に応じて、Ｙア
ドレスデコーダ４へのデジタル入力Ｄｏ〜Ｄそ−，を反
転してやる必要がある。この反転を行なわせるために入
力反転回路３が設けられており、内部回路構成の一例に
ついて第７図とともに説明する。この第７図に示す入力
反転回路３は、インバーター１、およびＮＯＲゲート１
２を用いて構成されており、デジタル入力Ｄｏ〜Ｄそ−
，に対応する反転回路出力をそれぞれへ〜Ａぐ−，とす
るとき、任意のデジタル入力Ｄｉ（ｉ＝０・１・・・・
・そ−１）に対応する出力Ａｉは、第７図から明らかな
ように、ＡＦ（Ｄ‘＋Ｄ〆）十（Ｄ，十Ｄそ）．・・．・・．・・・・・■ （ただし、ＤｉはＤｉの否定（反転）値を、十は論理和
（ＯＲ）をそれぞれ示すものである。

）と表わせる。この■式を計算して、ＡＦＤ，・〇夕＋
Ｄ．・〇夕 …………■（ただし、・は論理積（ＡＮ
Ｄ）を示す。

）となり、Ｄその値０、又は１に対して、○夕＝０のと
き、Ａｉ＝Ｄｉ …………■○そ＝１のとき、Ａｉ＝
Ｄｉ …………■となる。

以上のような一般的構成の具体例として、ｍ＝４、そ＝
２とし、電源電圧を１．５ＶとしたＤＡ変換器１につい
て、第８図を参照しながら説明する。

この第８図では、４個の入力端子２。・２．・２２・２
３にデジタル入力Ｄｏ・Ｄ．・Ｄ２・Ｄ３が供給され
ており、下位ビットのデジタル入力Ｄｏ・Ｄ，は入力反
転回路３を介してデジタル信号へ・Ａ，となってＹアド
レスデコーダ４に、また、上位２ビットのデジタル入力
Ｄ２・Ｄ３は×アドレスデコーダ５に、それぞれ送られ
ている。さらに、Ｘアドレス用のデジタル入力のうちの
最下位ビットのデジタル入力Ｄ２は、上記入力反転回路
３にも送られている。次に、２４＝１針画の抵抗接続
点を得るために、亥−１＝１３通の抵抗６，〜６，５を
、接地端子７ｏと，．５Ｖ電源端子７８との間に直列に
挿入接続し、第８図に示すように、Ｙ方向に４個直列接
続した抵抗がＸ方向に４列（ただし電源側の１列の直列
抵抗は３個となっている。）に配列されるように折り返
して蛇行状に形成している。これらの直列接続した１９
固の抵抗の接続点からは互いに異なる１６の電圧（ＯＶ
および１．５Ｖを含む）が得られ、これらのうちの１つ
をデジタル入力Ｄ。〜Ｄ３に応じてＸアドレスおよびＹ
アドレスにより選択することにより、入力デジタル値に
対応したアナログ量の出力（電圧出力）が得られる。こ
れは、上記１６個の接続点に、１針函のＭＯＳＦＥＴ８
のソース（あるいはドレイン）をそれぞれ接続し、Ｙア
ドレスデコーダ４からのアドレス選択信号に応じて、×
方向に配置された４個のＭＯＳＦＥＴ８毎にＯＮごせて
いる。また、Ｙ方向に配置された４個のＭＯＳＦＥＴ８
毎にドレィン（あるいはソース）を共通接続して出力線
とし、これら４本の出力線を４個のＭＯＳＦＥＴ９。
〜９３のソース（あるいはドレィン）にそれぞれ接続す
るとともに、これら４個のＭＯＳＦＥＴ９のドレィン（
あるいはソース）を共通接続してアナログ出力端子１川
こ接続している。上記出力側の４個のＭＯＳＦＥＴ９は
、Ｘアドレスデコーダ５からのアドレス選択信号に応じ
ていずれか１個力のＮする。ここで使用されるＭＯＳＦ
ＥＴ８や９としては、ＮチヤンネルＭＯＳ、Ｐチヤンネ
ルＭ○Ｓ、ＣＭＯＳ等を使用できる。また、抵抗６とし
ては、不純物がドーブされた多結晶Ｓｉや、単結晶Ｓｉ
中の拡散領域等を使用できる。このような第８図の回路
のデジタル入力とアナログ入力との関係を第１表に示す
。

第１表・以上のような本発明の先行技術によれば、抵抗６および
スイッチ８をＸ・Ｙ方向の２次元に配設しているため、
ポテンショメータの高速、高精度かつ直線性が良好であ
る等の長所を備えつつ、さらにＩＣ化の際のパターン面
積を小さくすることができ、量産容易で安価な供給が可
能なＤＡ変換器を得ることができる。

ところで、一般に出力端子１０１こはｌｏｐＦ程度の容
量１０ｃが存在することが多いが、上記抵抗６をそれぞ
れ１０皿程度とすると、１２ビットの場合４０９９固の
抵抗を直列接続することになって、全抵抗は約４０弧○
程度となり、直列抵抗のほぼ中央接続点から電圧をとり
出す際の最大出力インピーダンスは約１００ｋ○となる
ため、上記１のＦ程度の小容量でも時定数が１〆ｓｅｃ
となって、変換動作の応答速度が低下する。

これは１０ビットの場合でも、全抵抗が約１００ｋＱ、
最大出力インピーダンスが約２球○となって好ましくな
い。さらに、上述のようにデジタル入力のビット数ｍが
増加すると直列抵抗の個数が級数的に（少なくとも２ｍ
個に）増大するため、半導体基板上の各抵抗素子パタ−
ンのサイズを大きくとることができず、４・サイズの抵
抗を用いざるを得なくなる。ところがこのような小さな
パターンサイズの抵抗素子を用いてＩＣを構成した場合
、各抵抗の抵抗値のばらつきがかなり大きくなってしま
い、出力アナログ電圧の精度が低下してしまうことにな
る。このような点を考慮して、本発明においては、上記
蛇行状に形成された複数個の直列抵抗６に対し、所定数
の抵抗６毎に並列に付加抵抗を接続することにより、上
記最大出カインピーダンスを低下させるようにしている
。

すなわち、第９図は、本発明の第１の実施例となるＤＡ
変換器の要部を示し、前述した第６図の蛇行状の直列抵
抗６の一方の折り返し部分を取り出して示している。

この第９図において、複数個の抵抗６を直列接続して蛇
行状としたパターンにおける一方の各折り返し点のうち
隣り合うものの間を、それぞれ付加抵抗１３で順次接続
しており、これは、Ｙ方向に直列接続された２Ｚ個の抵
抗６の２列分、すなわち２・２〆個の直列抵抗６に対し
て１個の付加抵抗１３を並列接続していることになる。
このような構成の抵抗における出力インピーダンスを、
各抵抗６，１３をすべて１０００として１０ビットの場
合について計算すると、全抵抗の中央接続点では約４０
皿以下、この中央接綾点から２〆個の抵抗を介した点は
最大出力インピーダンスとなるが約１．桝○となり、上
記の約２球０に比べれば極めて低い値であることがわか
る。他の構成および作用は、前述した第６図ないし第８
図とともに説明した先行技術と同様であるため、説明を
省略する。次に、第１０図から第１３図までは、１枚の
半導体（たとえばＳｉ）基板上に、上述の第２の実施例
のようなＤＡ変換器の回路を構成した具体例を示してお
り、第１０図は全体の配置を示すブロック図、第１１図
はＳｉ基板上の抵抗・スイッチマトリクス回路の配線パ
ターンを示す概略平面図、第１２図は第１１図の基本パ
ターンを取り出して示す平面図、第１３図は第１２図の
１一１線断面図である。

これらの図において、第６図と同様の作用を行なう部分
には同一の参照番号を付し、説明を簡略化する。この具
体例では、１０ビットのデジタル入力Ｄｏ〜Ｄ９をアナ
ログ出力に変換するＤＡ変換器１が示されており、１の
固の入力端子２。

〜２９に供Ｖ給されたデジタル入力Ｄｏ〜○９は、
まず１０ビットのラッチ回路１４に送られ、このラツチ
回路１４から、Ｄ。〜Ｄ４が入力反転回路３を介してＹ
アドレスデコーダ４に、またＤ５〜Ｄ９がＸアドレスデ
コーダ５にそれぞれ送られている。入力反転回路３は上
述したように、デジタル入力Ｄ５の値に応じてＤ。〜Ｄ
４を反転する。これらＸ・Ｙアドレスデコーダ４．５は
、共に５ビットの入力に応じて３２のアドレスのうちの
１アドレスを選択する。抵抗６とスイッチ８・９とのマ
トリクス回路１５は、３２×３２＝１０２４のアドレス
に対応する接続点のうち、Ｘアドレス、Ｙアドレスによ
り選択された１個の接続点からの出力電圧をアナログ出
力端子１川こ送る。これらの回路は、ＩＣ技術を用いて
１枚のＳｊ基板２０上に形成されるわけであるが、ラッ
チ回路１４、Ｘ・Ｙアドレスデコーダ４・５、および入
力反転回路３については、従来公知のに技術により容易
に構成できるため、説明を省略する。

次に、抵抗およびスイッチのマトリクス回路１５は種々
の構成が可能であるが、配線を簡略化するために、×方
向については主としてＡ〆（アルミニウム）の配線パタ
ーンを用い、Ｙ方向は不純物をドープした多結晶Ｓ；（
ポリ・シリコン）の配線パターンおよび抵抗パターンを
用いている。また、スイッチとしてはＳｉ基板２０上に
ＭＯＳＦＥＴを形成して用いている。すなわち、第１１
図ないし第１３図において、Ｙ方向に直線状に配設され
た多結晶Ｓｉ層の抵抗パターン２１は、１本が回路中の
Ｙ方向に直列接続された２そ個（３２個）の抵抗６に該
当しており、この抵抗パターン２１を×方向に２ｍ‐ク
本（３２本）配列している。１本の低抗パターン２１に
ついては、Ｙ方向に等間隔に２〆個の接続点２２を設定
し、この接続点２２をＭＯＳＦＥＴ２３のソース（ある
いはドレィン）領域２４に電気的に接続している。

ここで、抵抗パターン２１の接続点２２の位置に被着形
成されたＡそ層２８は、抵抗の折り返し点等における形
状および電流の流れかたと各接続点２２とを同一条件に
し、各抵抗値の精度を向上させるためのものである。次
に、ＭＯＳＦＥＴ２３は、たとえばＰ型Ｓｊ基板２０の
表面に臨んで、Ｎ十型のソース、ドレィン領域２４・２
５を拡散やイオン注入処理等により形成し、これらのソ
ース、ドレィン領域２４・２５の間のＳｉ基板表面上に
、絶縁層（たとえばＳｉＱ層）２６を介して不純物をド
ープした多結晶Ｓｉのゲート２７を形成している。この
ゲート２７は、×方向に直線状に配設されたＡ〆層の配
線パターン２９に電気的に接続されている。この配線パ
ターン２９は３２本平行に配列されており、Ｙアドレス
デコーダ４の各アドレス選択信号をＭＯＳＦＥＴ２３の
ゲート２７に供繋舎する。次に、ＭＯＳＦＥＴ２３のド
レィン（あるいはソース）領域２５は、Ｙ方向に配列さ
れた２〆個（３２個）毎に不純物ドープ多結晶Ｓｊの配
線パターン３川こより共通接続されて、それぞれＭＯＳ
ＦＥＴ３１のソース（（あるいはドレィン）領域３２に
電気的に接続されている。これらのＭＯＳＦＥＴ３１
のゲート３３には、Ｘアドレスデコーダ５からのアドレ
ス選択信号が供Ｖ給される。また、これらのＭＯＳＦＥ
Ｔ３１のドレイン（あるいはソース）領域３３は、Ａそ
層の配線パターン３４により共通接続されて、出力端子
１０に電気的に接続されている。（第１０図参照）ここ
で、ＭＯＳＦＥＴ２３は第６図のスイッチ８に、ＭＯＳ
ＦＥＴ３１は第６図のスイッチ９にそれぞれ対応するも
のである。なお、第６図の抵抗６の折り返し部分につい
ては、抵抗パターン２１の２本ずっの端部を交互にＡそ
層の配線パターン３５により電気的に接続することによ
り、全体として直列に接続している。また、これらの抵
抗パターン２１の一方の端部側の配線パターン３５は、
第９図の付加抵抗に該当する不純物ドープされた多結晶
Ｓｉの抵抗パターン３６に等間隔に接続されている。以
上説明したような本発明の第１の実施例によれば、抵抗
６およびＭＯＳＦＥＴ２３等のスイッチ８をＸ・Ｙの２
次元に配設できるため、デジタル入力のビット数が多く
とも半導体基板上の比較的４・ごし、面積にパターン形
成することが可能となり、たとえば第１０図ないし第１
３図に示したような１０ビット入力のＤＡ変換器でも、
２．６側×２．９伽程度の極めて小さなＳｉチップを用
いて構成できる。

また、付加抵抗１３により、出力インピーダンスを極め
て低く抑えることができ、ＤＡ変換器の動作速度を高め
ることができる。さらに、デジタル入力のビット数ｍが
多く直列抵抗６の個数が級数的に（少なくとも２ｍ個に
）増大することによって半導体基板上の各抵抗素子のパ
ターンサイズを小さくせざるを得ない場合であっても、
上記付加抵抗１３の個数は２ｍ‐Ｚ‐１個程度と上記直
列抵抗６に比べて少なく、これらの付加抵抗１３につい
てはパターンサイズを比較的大きくとれ、抵抗値のばら
つきを少なくできる。したがって、付加抵抗１３の各接
続点の電位は精度が高くかつ安定したものとなり、これ
をさらに直列抵抗６によって抵抗分割して得られるアナ
ログ出力電圧も高精度かつ安定したものとなって、ＤＡ
変換の精度を箸るしく向上することができる。ところで
、現実のＤＡ変換器の使用形態においては、量子化雑音
の低減等の観点から、ＤＡ変換の際に非直線的な変換が
行なわれることが多い。

この非直線変換をＤＡ変換器の前段や後段で行なわせる
と、回路が余分に必要となるため、ＤＡ変換器自体に所
望の非直線伝達特性をもたせることが好ましい。これを
一般のポテンショメータ形のＤＡ変換器で行なわせるに
は、直列接続された抵抗６について、所望の非直線関数
（ｅｘｐやｓｉｎｈ、ｃｏｓｈ等が多い。）に応じて抵
抗値を順次変えてゆくことが考えられるが、ＩＣ化の際
には、抵抗パターンの規則性等が崩れることになって好
ましくない。第１４図は、このような点を改善した本発
明の第２の実施例の要部を示すものであり、前述した先
行技術や第１の実施例の各部と対応する部分には同一の
参照番号を付している。

この第１４図において、前述したように直列接続された
抵抗６を折り返して蛇行状に配置して成るパターンの一
方の折り返し点７（電源端子７８を含む。

）間をそれぞれ抵抗値Ｒｏの第１の付加抵抗１３で接続
する。これは２．２ク個の直列抵抗に対して１個の第１
の付加抵抗１３が並列接続されたものに等しい。次に、
これらの第１の付加抵抗１３の接続点７。〜７ｎ（ただ
し電源端子７Ｅは含まない。）と接地との間に、それぞ
れ抵抗値ｒの第２の付加抵抗１６。〜１６ｎを挿入接続
する。さらに、前述した第１の実施例における接地端子
７ｏは抵抗値Ｒｔの抵抗１７を介して接地する。こ
のような構成において、Ｙ方向の各直列抵抗の列数が十
分大きい場合に、電源の電圧をＥｒとし、各点７。

・７．・…・７ｎの電位を接地側から順次ｅｏ・ｅ．・
・・・・ｅｎ（ただしｎ＝１／２・２ｍ‐夕＋１）とす
ると、任意の点の電位ｅｋ（ただしｋ＝０・１・・・・
・ｎ）は、抵抗１７の抵抗値Ｒｔの条件によって、Ｒｔ
＝ノｒ・Ｒ：ｅｋ＝Ｅｒｅｐｘ（一（ｎ−ｋ）ノＲ耳フ７）・…．・■ Ｒｔ二の：ｅｋ；き篭芋先流す袋洗手 ‐．‐．‐‐‐
‐‐■鰐び案課側…■Ｒｔニ０：ｅｋニｓｉ肌（ｎ
ｏｒとなる。

これら■，■，■式のｅｋとｋとの関係を、それぞれ第
１５図の曲線■，■，■に示す。したがって、簡単な構
成で非直線童子化可能なＤ〜変換器が得られる。次に、
第１６図は本発明の第３の実施例であるＤＮ変換器４０
を示し、ｍビット入力の主ＤＮ変換器４１の最下位ビッ
トのさらに下位のビットを、ｉビット入力の富皿Ａ変換
器４２により受け持たせて、入力ビット数の大中な増加
を図るものである。

ここで上記主ＤＡ変換器４１の内部構成は、前述した第
１の実施例と同様であるから、図示せず説明を省略する
。また、上記副ＤＡ変換器４２は、第１の実施例と同様
な構成のものを使用すればよいが、入力ビット数が少な
い場合には、２進加重加算形や従来のポテンショメータ
形のＤＡ変換器を用いてもよい。この第１６図において
、全デジタル入力の最下位桁から、ｉ桁目までのデジタ
ル入力Ｄｏ〜ＤＨは、副Ｄ〜変換器４２のｊ個の入力端
子２。

〜２ｉ‐．に供給されており、またｊ十１桁から最上
位桁（ｍ＋ｊ桁）までのデジタル入力Ｄｊ〜Ｄｍ＋ｊ‐
，は、主ＤＡ変換器４１のｍ個の入力端子２ｉ〜２ｍ十
ｊ‐，に供給されている。この主ＤＡ変換器４１の出力
端子４３は、オベアンプ４４の正入力端子に接続され、
このオベアンプ４４の出力端子は、アナログ出力端子４
５に接続されるとともに、帰還抵抗４６を介し負入力端
子に接続されている。副ＤＡ変換器４２の出力端子４７
は、オベアンプ４８の正入力端子に接続され、このオベ
アンプ４８の出力端子は、負入力端子に接続されて負帰
還ループを構成するとともに、抵抗４９を介しオベアン
プ４４の負入力端子に接続されている。第１７図Ａ〜Ｃ
は、このようなＤＡ変換器４０の入出力特性を示すもの
であり、横軸にデジタル入力をＢＢ単位でとっており、
縦軸にアナログ出力の電位を示している。

まず、第１７図Ａは、主ＤＡ変換器４１の入出力特性を
示し、ＬＳＢは全体のデジタル入力中の第ｉ＋１桁目の
入力Ｄｉが対応する。この１はＢに対するアナログ出力
の電位差（電圧）をＥｏとすると、電源電圧Ｅｒは、ほ
ぼ２ｍ・Ｅｏとなる。この電圧の精度は、前述した第１
の実施例の直列接続された抵抗６の１個分の精度に等し
く、たとえば誤蔓豊ま数％以内である。次に、第１７図
Ｂは、富皿Ｎ変換器４２の入出力特性を示し、ＬＳＢは
第１桁目のデジタル入力Ｄｏが対応し、ＭＳＢは第ｉ桁
目の入力Ｄｊ‐，が対応する。ここで２ＭＳＢに対する
アナログ出力の電位差（電圧）を、上記主ＤＡ変換器４
１のＩＬＳＢの電圧Ｅｏにほぼ等しくすることにより、
デジタル入力Ｄｏ〜ＤＨに応じて電圧Ｅｏがほぼ１／ａ
に等分され、副ＤＡ変換器４２の１はＢに対応する電圧
はＥｏ／２ｊとなる。したがって、これら主ＤＡ変換器
４１および副ＤＡ変換器４２のアナログ出力を加算（あ
るいは減算）することにより、第１７図Ｃに示すように
、全デジタル入力のＩＬＳＢに対応する電圧であるＥｏ
／２ｊを単位として、０からＥｒ（＝‐ｍ・Ｅｏ）まで
の２肘ｊ段階に変化し得るアナログ出力が得られ、一挙
にｍ＋ｉビットと極めて多ビットのＤ〜変、換が行なえ
ることになる。これは、たとえば従来の２進加重加算形
のＤＡ変換器（第１図、第２図参照）では、極めて高精
度の抵抗を用いてなお土５０％程度の誤差が生ずるため
、ＬＳＢのさらに下位ビットの付加はほぼ不可能である
のに対して、本実施例では上記主ＤＡ変換器４１に本発
明の構成を用いて高精度のＤＡ変換を行なわせているた
め、この主ＤＡ変換器４１のＢＢのさらに下位ビットの
付加が容易にしかも比較的高い精度で行なえる。以上の
説明から明らかなように、本発明のデジタル・アナログ
変換器によれば、従来のポテンショメータ形のＤＡ変換
器の特長を備えながら、回路構成を簡略化してＩＣ化の
際のパターン面積を小さくすることができるのみならず
、蛇行状に形成された直列抵抗の所定数毎に並列に付加
抵抗を接続することによって、ビット数が増加しても最
大出力インピーダンスを小さく抑えることができ、ＤＡ
変換時の動作速度をさらに高めることができる。

さらに、上記付加抵抗の個数は上記直列抵抗の個数に比
べて極めて少なくてすむため、各付加抵抗の素子パター
ンサイズを比較的大きくして抵抗値のばらつきを小さく
しでき、アナログ出力電圧の精度を高めかつ安定化する
ことが可能となる。なお、本発明はＤＡ変換器のみなら
ず、アナログ入力をＤＡ変換器からの出力と比較して、
このアナログ入力に対応したデジタル出力を得るような
比較方式のＡＤ変換器（たとえば逐次近似形や計数形Ａ
Ｄ変換器等が知られている。

）に用いて虹変換を行なわせても良い。

【図面の簡単な説明】

第１図および第２図は、２進加重加算形の互いに異なる
従来例を示す回略図、第３図ないし第５図はポテンショ
メータ形のそれぞれ異なる従釆例を示す回路図である。第６図ないし第８図は本発明の先行技術を示し、第６図
は基本回路図、第７図は第６図の入力反転回路３の一例
を示す回路図、第８図は第７図の具体例を示す回略図で
ある。第９図ないし第１３図は本発明の第１の実施例を
示し、第９図は第１の実施例の要部を示す回路図、第１
０図は全体の配置を示すブロック図、第１１図はＳｉ
基板上の抵抗およびスイッチのマトリクス回路の配線パ
ターンを示す概略平面図、第１２図は第１１図の基本パ
ターンを取り出した示す平面図、第１３図は第１２図の
１一１線断面図である。第１４図および第１５図は本発
明の第２の実施例を示し、第１４図は要部を示す回路図
、第１５図は第１４図の各接続点７。〜７ｎの出力電圧
を示すグラフである。第１６図および第１７図は本発明
の第３の実施例を示し、第１６図は全体を示すブロック
図、第１７図Ａ・ＢおよびＣは第１６図の主ＤＡ変換器
４１、副ＤＡ変換器４２、および全体のＤＡ変換器４０
の入出力特性をそれぞれ示すグラフである。２・・・・
・・入力端子、３…・・・入力反転回路、４・・・・・
・Ｙアドレスデコーダ、５……×アドレスデコーダ、６
・・・・・・抵抗、８・・・・・・スイッチ、１４・・
・・・・（第１の）付加抵抗、１６・・・・・・（第２
の）付加抵抗。第１図第２図第３図第４図第５図第６図第７図第８図第９図第１０図第１１図第１２図第１３図第１５図第１４図第１６図第１７図

Claims

【特許請求の範囲】

１ポテンシヨメータ形のデジタル・アナログ変換器に
おいて、ｍビツトのデジタル入力を上位ｍ−ｌビ（ｌ＜
ｍ）、および下位ｌビツトに分割し、複数個の抵抗を電
源端子と接地との間に直列接続して２＾ｍ個の互いに異
なる接続点を得るとともに、これらの接続点をＸについ
て２＾ｍ＾−ｌ個、Ｙについて２ｌ個となるようにかつ
上記複数個の抵抗が蛇行状に２次元配置され、上記ｍ−
ｌビツトのデジタル入力に応じてＸアドレスデコーダに
より２＾ｍ＾−ｌ個のアドレスのうちの１アドレスを選
択し、上記ｌビツトのデジタル入力に応じてＹアドレス
デコーダにより２ｌ個のアドレスのうちの１アドレスを
選択し、これら選択されたＸ・Ｙアドレスにより決定さ
れる上記接続点からの出力をアナログ出力とするように
なし、上記複数個の蛇行状の直列抵抗に対し所定数の直
列抵抗毎に並列に付加抵抗を接続することにより出力イ
ンピーダンスを低下させるようにしたことを特徴とする
デジタル・アナログ変換器。