JPS6379161A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体記憶装置に関するもので、たとえば
、二つの信号経路を介して二つのプロセッサから任意に
アクセス可能なデュアル・ボート・ＲＡＭ　（ランダム
・アクセス・メモリ）に利用して有効な技術に関するも
のである。

〔従来の技術〕

互いに非同期で動作するマルチプロセッサシステムにお
いては、例えば第２図に示すように、マイクロプロセッ
サＭＰＵａとＭＰＵｂとのデータ通信のために、これら
二つのプロセッサの両方から任意にアクセス可能なデュ
アル・ボート：ＲＡＭ　（ＤＰ−ＲＡＭ）が設けられる
。このデュアル・ボート・ＲＡＭは、一方のプロセッサ
からの要求にもとづいて、他方のプロセッサに対して割
り込みを発生させる機能を持つようにされる。

デュアル・ボート・ＲＡＭにおいて割り込みを発生させ
る例としては、例えば米国のインチグレイテッド・デバ
イス・チクノロシイ・インコーポレイシラン（Ｉ　ｎｔ
ｅｇｒａｔｅｄ　Ｄｅｖｉｃｅ　Ｔｅｃｈｎｏｌｏｇｙ
Ｉｎｃ、）社によって開発された方法がある。第３図は
、同社から製品名ｒ　Ｉ　Ｄ　Ｔ７１３０Ｓ　／　Ｉ　
Ｄ　Ｔ７１３０Ｌ　　ＣＭＯ３ＤＵＡＬ　　ＰＯＲＴ　
　ＲＡＭ８Ｋ　（ＩＫＸ８ＢＩＴ）Ｊとして市販されて
いるデュアル・ボート・ＲＡＭにおける割り込み制御回
路である。同図はそのデータブックに記載された機能に
従って作成したものである。同図において、たとえばプ
ロセッサＭＰＵａによるプロセッサＭＰＵｂに対する割
り込みは、プロセッサＭＰＵａがデュアル・ボート・Ｒ
ＡＭのアドレス“３ＦＦ”　（１６進表示。以下同じ）
に書込み動作を行うことによって発生される。すなわち
、デュアル・ボート・ＲＡＭの制御回路ＣＴＬは、両プ
ロセッサＭＰＵａ、ＭＰＵｂから供給されるアドレス信
号をモニターしており、プロセッサＭＰＵａがメモリ回
路ＲＡＭのアドレス″３ＦＦ”に割り込み原因等のステ
ータスを書き込むと、信号ｗａを形成する。これにより
、割り込み表示用のフリップフロップＦＦｂがセットさ
れ、プロセッサＭｐｔｙｂに対して割り込み要求信号Ｉ
　ＲＱｂが出力される。プロセッサＭＰＵｂが割り込み
要求を受は付けると、プロセッサＭＰＵｂはアドレス１
３ＦＦ”の割り込みステータスの読み出しを行う。

制御回路ＣＴＬは、これにより信号ｒｂを形成し、割り
込み表示用フリップフロップＦＦｂをリセットする。こ
のような動作は、プロセッサＭＰＵｂによるプロセッサ
ＭＰＵａに対する割り込みにおいても、アドレス″３Ｆ
Ｅ″を介して同様に行われる。

〔発明が解決しようとする問題点〕

上記のような割り込み発生の方法においては、他方のプ
ロセッサに対して割り込みをかけるために、特定のアド
レスに対してステータスを書き込む必要がある。このた
め、ソフトウェアの負担が増加して、システムのスルー
ブツトが低下してしまう。

この発明の目的は、伝達すべきデータの書き込みの終了
とともに自動的に割り込み信号を発生させる機能を持つ
半導体記憶装置を提供することにある。

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。

〔問題点を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。すなわち、
二つのプロセッサからそれぞれ任意にアクセス可能にさ
れるデュアル・ポート・メモリ回路に、一方のプロセッ
サから上記デュアル・ポート・メモリ回路に対する書き
込みおいてセットされるワード数情報と上記一方のプロ
セッサからの書き込みワード数の計数信号から他方のプ
ロセッサに対する割り込み信号を発生させるメイル・ボ
ックス回路を付加するものである。

〔作　用〕

上記した手段によれば、一方のプロセッサからの伝える
べきデータの書き込みの終了とともに他方のプロセッサ
に対する割り込み信号を発生させることにより、割り込
み信号を発生させるためのソフトウェアの負担が軽くな
るとともに、スルーブツトの向上を図ることができる。

〔実施例〕

第１図には、この発明が適用されたデュアル・ボート・
ＲＡＭの一実施例のブロック図が示されている。同図の
各回路ブロックは、公知の半導体集積回路の製造技術に
よって、たとえば単結晶シリコンのような一個の半導体
基板上において形成される。

この実施例におけるデュアル・ボート・ＲＡＭは、左右
二つのバス（信号経路）を介して、二つのマイクロプロ
セッサＭＰＵａおよびＭＰＵｂに接続される。このデュ
アル・ボート・ＲＡＭにおけるメモリ回路は、次のメモ
リアレイＭ−ＡＲＹを持つ。メモリアレイＭ−ＡＲＹの
各メモリセルは、それぞれ２本づつのワード線およびデ
ータ線に結合される。したがって、両プロセッサによっ
て、同時に同一アドレスがアクセスされる場合を除き、
二つのバスを介して別々の任意のメモリアクセスを行う
ことができる。このため、このようなデュアル・ボート
・ＲＡＭは、マルチプロセッサシステム等において、二
つのマイクロプロセッサ間のデータ授受等に用いること
ができる。

上記メモリアレイＭ−ＡＲＹには、各プロセッサＭＰＵ
ａ、ＭＰＵｂに対応して、２組のアドレスデコーダおよ
びカラムスイッチが設けられる。

すなわち、一方のマイクロプロセッサＭＰＵａから供給
されるＸアドレス信号ＡＸａは図示しないアドレスバッ
ファを介してＸデコーダＸＤＣＲＡの入力端子に結合さ
れる。このＸデコーダＸＤＣＲＡは、上記アドレス信号
ＡＸａ−ｔ−解読して、メモリアレイＭ−ＡＲＹの対応
する１つのワード線の選択信号を形成する。他方のマイ
クロプロセッサＭＰＵｂから供給されるＸアドレス信号
ＡＸｂは図示しないアドレスバッファを介してＸデコー
ダＸＤＣＲＢの入力端子に結合される。このＸデコーダ
ＸＤＣＲＢは、上記アドレス信号ＡＸｂを解読して、メ
モリアレイＭ−ＡＲＹの対応する他の１つのワード線の
選択信号を形成する。

同様に、メモリアレイＭ−ＡＲＹの一方のデータ線が結
合されるカラムスイッチＣＷＡの選択端子は、マイクロ
プロセッサＭＰＵａからのＹアドレス信号ＡＹａをデコ
ードするＹデコーダＹＤＣＲＡの出力端子に結合され、
他方のデータ線が結合されるカラムスイッチＣＷＢの選
択端子は、マイクロプロセッサＭＰＵｂからのＹアドレ
ス信号ＡＹｂをデコードするＹデコーダＹＤＣＲＢの出
力端子に結合される。

カラムスイッチＣＶ／　Ａは、Ｙアドレス信号ＡＹａに
より指定されるメモリアレイＭ−ＡＲＹのデータ線を共
通データ線対に接続させる。共通データ線は、データバ
ッファＤＢＡを介して外部のデータバスＤａに接続され
る。データバッファＤＢＡは、読み出しモードならメモ
リアレイＭ−ＡＲＹの選択されたメモリセルからの読み
出しデータをデータバスＤａに送出し、書き込み動作な
らデータバスＤａを介して供給される書込みデータをメ
−Ｅ　１７７１４Ｍ−ＡＲＹの選択されたメモリセルに
伝える。

このようなメモリアレイＭ−ＡＲＹの周辺回路の動作は
、マイクロプロセッサＭＰＵｂに対応して設けられるＸ
デコーダＸＤＣＲＢ、ＹデコーダＹＤＣＲＢ、カラムス
イッチＣＷＢ及びデータバッファＤＢＢについても同様
に行われる。

制御回路ＣＴＬは、それぞれのマイクロプロセッサＭＰ
Ｕａ、ＭＰＵｂから供給されるチップ選択信号Ｃ３Ａ、
Ｃ３Ｂ、ライトイネーブル信号ＷＥＡＳＷＥＢに基づい
て各種の内部タイミング信号を形成し各回路に供給する
。また、特に制限されないが、アドレス信号をモニター
し、両方のマイクロプロセッサが同時に、同一のアドレ
スをアクセスした時の順位決定する順位決定回路を持つ
。

このような順位決定回路の他、常に一方のマイクロプロ
セッサＭＰＵａ又はＭＰＵｂが選択的に上記メモリ回路
をアクセスするようなアビトレージョン回路を設けるも
のであってもよい。

さらに、この実施例では、データを伝えるべき相手方の
マイクロプロセッサに対して割り込み信号を自動的に発
生すること、及び伝えるべきデータの格納エリアを知ら
せるメイル・ボックスＢＯＸが設けられる。

このメイル・ボックスＢＯＸは、特に制限されないが、
ワードカウンタＷＣ１アドレスレジスタＡＲ及びワード
レジスタＷＲを持つ。上記アドレスレジスタＡＲは、伝
えるべきデータの基準となるアドレス情報、例えば先頭
アドレスが格納される。ワードレジスタＷＲには伝える
べき一連のデータを構成するワード数が格納される。上
記ワードカウンタＷＣは、例えばダウンカウンタ回路か
らなり、上記ワードレジスタＷＲに格納されたワード数
を初期値として、書き込み回数、言い換えるならば、ラ
イトストーブ信号としてのライトイネーブル信号ＷＥａ
又はＷＥｂを計数するごとによって書き込みワード数の
計数を行う。そして、ワードカウンタＷＣは予め設定さ
れた上記ワード数に相当するワード数の書き込みが行わ
れたこと、言い換えるならば、その計数値が雰になると
割り込み信号ＩＲＱａ又はＩＲＱｂを発生する。

この実施例の動作を次に説明する。

例えば、マイクロプロセッサＭ　Ｐ　Ｕ　ａからマイク
ロプロセッサＭＰＵｂに対してデータを伝達させる場合
、マイクロプロセッサＭＰＵａはチップ選択信号Ｃ３ａ
をロウレベルにしてデュアル・ボート・ＲＡＭに対する
アクセスを行う。そして、伝えるべきデータを格納する
メモリエリアの先頭アドレスをアドレスレジスタＡＲに
、そのワード数をワードレジスタＷＲに伝える。このと
き、ワードカウンタＷＣには上記ワード数が初期値とし
て取り込まれる。この後、マイクロプロセッサＭＰＵａ
はメモリアレイＭ−ＡＲＹに対して上記先頭アドレスか
ら上記ワード数に従ったデータの一連の書き込み動作を
開始する。これと並行して制御回路ＣＴＬのメイル・ボ
ックスＢＯＸにおけるワードカウンタＷＣは、単位（１
ワード）の書き込み毎にロウレベルにされるライトイネ
ーブル信号ＷＥａの計数動作を開始する。上記一連の書
き込み動作の終了とともに、上記ワードカウンタＷＣの
計数値が零にされるので、この計数結果からマイクロプ
ロセッサＭＰＵｂに対する割り込み信号Ｉ　ＲＱｂが自
動的に送出されるにの割り込み信号Ｉ　ＲＱｂにより、
マイクロプロセッサＭＰＵｂが割り込み処理に入ると、
プロセッサＭＰＵｂは上記メイル・ボックスＢＯＸのア
ドレスレジスタＡＲ及びワードレジスタＷＲの読み出し
動作を行う。これにより、マイクロプロセッサＭＰＵｂ
は、上記アドレスレジスタＡＲに格納された先頭アドレ
スからワードレジスタＷＲに格納されたワード数のデー
タの読み出しを開始する。

逆に、マイクロプロセッサＭＰＵｂからマイクロプロセ
ッサＭＰＵａに対してデータを伝達させる場合、マイク
ロプロセッサＭＰＵｂはチップ選択信号Ｃ８ｂをロウレ
ベルにしてデュアル・ボート・ＲＡＭに対するアクセス
を行う。そして、伝えるべきデータを格納するメモリエ
リアの先頭アドレスをアドレスレジスタＡＲに、そのワ
ード数をワードレジスタＷＲに伝える。このとき、ワー
ドカウンタＷＣには上記ワード数が初期値として取り込
まれる。この後、マイクロプロセッサＭＰＵｂはメモリ
アレイＭ−ＡＲＹに対して上記先頭アドレスから上記ワ
ード数に従ったデータの一連の書き込み動作を開始する
。これと並行して制御回路ＣＴＬのメイル・ボックスＢ
ＯＸにおけるワードカウンタＷＣは、単位（１ワード）
の書き込み毎にロウレベルにされるライトイネーブル信
号ＷＥｂの計数動作を開始する。上記一連の書き込み動
作の終了とともに、上記ワードカウンタＷＣの計数値が
零にされるので、この計数結果からマイクロプロセッサ
ＭＰＵａに対する割り込み信号ＩＲＱａが自動的に送出
される。この割り込み信号ＩＲＱａにより、マイクロプ
ロセッサＭＰＵａが割り込み処理に入り、プロセッサＭ
ＰＵｂは上記メイル・ボックスＢＯＸのアドレスレジス
タＡＲ及びワードレジスタＷＲの読み出し動作を行う。

これにより、マイクロプロセッサＭＰＵｂは、上記アド
レスレジスタＡＲに格納された先頭アドレスからワード
レジスタＷＲに格納されたワード数のデータの読み出し
を開始する。

上記のように一方のマイクロプロセッサから伝達すべき
データの書き込みが終了すると、ハードウェアにより自
動的に他方のマイクロプロセッサに対する割り込み信号
が自動的に発生できるため、特別の割り込み信号を発生
するためのメモリアクセスを省略できる。これによって
、ソフトウェアの負担の軽減化及びシステムのスループ
ットの向上を図ることができる。

なお、データの伝達方向を区別するため、メイル・ボッ
クスＢＯＸには、独立したレジスタ又は上記各レジスタ
に信号の伝達方向を示すビットが設けられる。これらの
フラグに基づいて上記割り込み信号Ｉ　ＲＱａ又はＩＲ
Ｑｂが選択的に発生される。また、メイル・ボックスＢ
ＯＸは、上記−方のマイクロプロセッサから伝えるべき
信号が他方のマイクロプロセッサによって読み出された
ことを識別するためのレジスタ又は情報ビットを設ける
ことが望ましい。このような機能を付加することによっ
て、伝達されないメモリエリアに対して誤って別のデー
タが書き込まれてしまうことを防止することができる。

上記実施例から得られる作用効果は、下記の通りである
。すなわち、 （１）一方のプロセッサからメモリ回路に対する書き込
みおいてセットされるワード数情報と上記一方のプロセ
ッサによる書き込みワード数の計数信号から他方のプロ
セッサに対する割り込み信号を発生させる回路を付加す
ることにより、一方のプロセッサからの伝えるべきデー
タの書き込み終了とともに他方のプロセッサに対する割
り込み信号を自動的に発生させることができる。これに
よって、割り込み信号を発生させるためのソフトウェア
の負担が軽減されるとともにシステムのスループシトの
向上を図ることができるという効果が得られる。

（２）伝えるべきデータを基準となる先頭アドレスとワ
ード数により定義することにより、メモリアレイのアド
レス空間を効率良く利用することができるという効果が
得られる。　　　゛ 以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない０例えば、メイルボック
スは、それぞれのマイクロプロセッサに対応して設ける
ものとしてもよい。また、メイル・ボックスとしては、
複数組のワードレジスタ、アドレスレジスタ及びワード
カウンタを設け、複数の割り込み信号を発生させるもの
であってもよい。このような複数種類の割り込み信号を
発生させる場合、その緊急度に応じて選択的にマスクを
かける機能を設けることが望ましい、また、割り込み信
号を発生させる回路は、書き込みワード数を計数するア
フブカウンタと、上記ワードレジスタの情報を比較する
コンパレータにより形成するものであってもよい。

また、Ｘアドレス信号およびＸアドレス信号はマルチプ
レクス方式によって、共通の信号線によって供給される
方式としてもよい、さらに、アドレス信号とデータ信号
とをマルチプレクス方弐により伝達させるものであって
もよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマルチプロセッサシ
ステムにおけるデュアル・ボート・ＲＡＭに適用した場
合について説明したが、それに限定されるものではなく
、たとえば、ホストコンピュータとプロセッサを有する
インテリジェント端末機器との間に設けられるデュアル
・ボート・ＲＡＭなどもに適用できる０本発明は、少な
くとも二つのプロセッサの間に設けられるデュアル・ボ
ート・ＲＡＭの割り込み制御に適用できるものである。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記のとおりであ
る。すなわち、二つのプロセッサからそれぞれ任意にア
クセス可能にされるデュアル・ポート・メモリ回路に、
一方のプロセッサから上記メモリ回路に一対する書き込
みおいてセットされるワード数情報と上記一方のプロセ
ッサからの書き込みワード数の計数値から他方のプロセ
ッサに対する割り込み信号を発生させる回路を付加する
ことにより、一方のプロセッサからの伝えるべきデータ
の書き込みの終了とともに他方のプロセッサに対する割
り込み信号を自動的に発生させることができるから、割
り込み信号を発生させるためのソフトウェアの負担が軽
減されるとともにシステムのスルーブツトの向上が実現
できる。

【図面の簡単な説明】

第１図は、この発明が適用されたデュアル・ボート・Ｒ
ＡＭの一実施例を示すブロック図、第２図は、デュアル
・ボート・ＲＡＭを含むマルチプロセッサシステムの構
成図、 第３図は、従来のデュアル・ボート・ＲＡＭの制御回路
の一例を示す回路図である。 Ｍ−ＡＲＹ・・メモリアレイ、ＸＤＣＲＡ、ＸＤＣＲＢ
・・Ｘデコーダ、ＹＤＣＲＡ、ＹＤＣＲＢ・・Ｙデコー
ダ、ＣＷＡ、ＣＷＢ・・・カラムスイッチ、ＤＢＡ、Ｄ
ＢＢ・・データバッファ、ＣＴＬ・・制御回路、ＢＯＸ
・・メイル・ボックス、ＷＣ・・ワードカウンタ、ＡＲ
・・アドレスレジスタ、ＷＲ・・ワードレジスタ、Ｍ　
Ｐ　Ｕ　ａ　。 ＭＰＵｂ・・マイクロプロセッサ、ＤＰ−ＲＡＭ・・デ
ュアル・ボート−ＲＡＭＳＦＦａ、ＦＦｂ・・プリンプ
フロソブ回路、ＲＡＭ・・メモリ回路 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、二つの信号経路によって少なくとも二つのプロセッ
   サからそれぞれ任意にアクセス可能にされるデュアル・
   ポート・メモリ回路と、一方のプロセッサから上記デュ
   アル・ポート・メモリ回路に対する書き込みおいてセッ
   トされるワード数情報と上記一方のプロセッサからの書
   き込みワード数の計数信号から他方のプロセッサに対す
   る割り込み信号を発生させるメイル・ボックス回路とを
   含むことを特徴とする半導体記憶装置。 ２、上記メイル・ボックス回路は、上記データの基準ア
   ドレスが記憶される第１のレジスタ、ワード数が記憶さ
   れる第２のレジスタ及び上記ワード数を初期値としてワ
   ード単位の書き込み回数を計数するカウンタ回路とを含
   むものであることを特徴とする特許請求の範囲第１項記
   載の半導体記憶装置。