JPS60160220A - ドリフト検出回路 - Google Patents
ドリフト検出回路Info
- Publication number
- JPS60160220A JPS60160220A JP59015636A JP1563684A JPS60160220A JP S60160220 A JPS60160220 A JP S60160220A JP 59015636 A JP59015636 A JP 59015636A JP 1563684 A JP1563684 A JP 1563684A JP S60160220 A JPS60160220 A JP S60160220A
- Authority
- JP
- Japan
- Prior art keywords
- frequency
- terminal
- drift
- input
- flip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims description 9
- 238000000034 method Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010011224 Cough Diseases 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）発明の技術分野
本発明はフェーズ・ロックド・ループ（ＰＬＬ）回路の
ドリフト検出回路に係り、特にＰＬＬ回路が同期した周
波数からドリフトした場合に、そのドリフトを精度良く
検出するドリフト検出回路に関する。
ドリフト検出回路に係り、特にＰＬＬ回路が同期した周
波数からドリフトした場合に、そのドリフトを精度良く
検出するドリフト検出回路に関する。
（ｂ）従来技術と問題点
ＰＬＬ回路は入力周波数に対し出力周波数が同期するよ
うに、入力周波数と出力周波数との位相差を比較し、該
位相に差がある時、咳差の大きさに応じた制御電圧を発
生させ、電圧制御発振器に加えて同期するように制御し
ている。そして前記制御電圧を監視し、一定の範囲を越
えて制御電圧が大きくなると、ＰＬＬ回路の周波数ドリ
フトが規定値を越えたとして警報を発するようにしてい
る。
うに、入力周波数と出力周波数との位相差を比較し、該
位相に差がある時、咳差の大きさに応じた制御電圧を発
生させ、電圧制御発振器に加えて同期するように制御し
ている。そして前記制御電圧を監視し、一定の範囲を越
えて制御電圧が大きくなると、ＰＬＬ回路の周波数ドリ
フトが規定値を越えたとして警報を発するようにしてい
る。
第１図はＰＬＬ回路の一例を示すブロック図である。端
子Ａから入る周波数と電圧制御発振器４の出力周波数を
１／Ｎに分周する分周器６の出力周波数が位相比較器１
で比較され、その位相差がレベル変換器２に送られ、位
相差に基づく電圧がフ、イルタ３に送られる。フィルタ
３の出力は前記位相差に比例した制御電圧となり、電圧
制御発振器４の発振周波数を制御する。比較器５はこの
制御電圧を規定値と比較してドリフトが大きいと端子Ｃ
より出力する。また電圧制御発振器４の出力周波数は端
子Ｂから送出されると共に分周器６に送られる。電圧制
御発振器４の出力周波数は同期後時間と共に入力周波数
からずれてドリフトが生ずるためフィルタ３には制御用
の直流電圧が発生する。そこでこの直流電圧を比較器５
により、闇値と比較してドリフトを検出する。しかし比
較器５はアナログで直流電圧を比較しており、且つ前記
制御用の直流電圧にはノイズが乗っている等の原因もあ
って精度が不十分である。またレベル変換器２の出力範
囲及び電圧制御発振器４の特性に応じて比較器５の調整
が必要であるという欠点がある。
子Ａから入る周波数と電圧制御発振器４の出力周波数を
１／Ｎに分周する分周器６の出力周波数が位相比較器１
で比較され、その位相差がレベル変換器２に送られ、位
相差に基づく電圧がフ、イルタ３に送られる。フィルタ
３の出力は前記位相差に比例した制御電圧となり、電圧
制御発振器４の発振周波数を制御する。比較器５はこの
制御電圧を規定値と比較してドリフトが大きいと端子Ｃ
より出力する。また電圧制御発振器４の出力周波数は端
子Ｂから送出されると共に分周器６に送られる。電圧制
御発振器４の出力周波数は同期後時間と共に入力周波数
からずれてドリフトが生ずるためフィルタ３には制御用
の直流電圧が発生する。そこでこの直流電圧を比較器５
により、闇値と比較してドリフトを検出する。しかし比
較器５はアナログで直流電圧を比較しており、且つ前記
制御用の直流電圧にはノイズが乗っている等の原因もあ
って精度が不十分である。またレベル変換器２の出力範
囲及び電圧制御発振器４の特性に応じて比較器５の調整
が必要であるという欠点がある。
（Ｃ）発明の目的
本発明の目的は上記欠点を除くため、アナログで閾値と
直流電圧との比較を行う方法の代わりにＴＴＬレベルで
行い、ディジタルでドリフトを検出することにより精度
を向上させ、且つ周波数が決まれば一義的に調整が済む
ドリフト検出回路を提供することにある。
直流電圧との比較を行う方法の代わりにＴＴＬレベルで
行い、ディジタルでドリフトを検出することにより精度
を向上させ、且つ周波数が決まれば一義的に調整が済む
ドリフト検出回路を提供することにある。
（ｄ）発明の構成
本発明の構成はフェーズ・ロックド・ループ回路のドリ
フト検出回路であって、入力周波数の前縁で動作する第
１のモノマルチと、電圧制御発振器の出力周波数を１／
Ｈに分周する分周器の出力周波数の前縁で動作する第２
のモノマルチと、前記第１のモノマルチの出力をデータ
端子に、前記分周器の出力周波数をクロック端子に入力
するＤフリップフロップと、前記第２のモノマルチの出
力をデータ端子に、前記入力周波数をクロック端子に入
力するＤフリップフロップとを設けたものである。
フト検出回路であって、入力周波数の前縁で動作する第
１のモノマルチと、電圧制御発振器の出力周波数を１／
Ｈに分周する分周器の出力周波数の前縁で動作する第２
のモノマルチと、前記第１のモノマルチの出力をデータ
端子に、前記分周器の出力周波数をクロック端子に入力
するＤフリップフロップと、前記第２のモノマルチの出
力をデータ端子に、前記入力周波数をクロック端子に入
力するＤフリップフロップとを設けたものである。
（ｅ）発明の実施例
第２図は本発明の一実施例を示す回路のブロック図で、
第１図と同一機能の部分は同一記号で表す。第３図は第
２図の動作を説明する図である。
第１図と同一機能の部分は同一記号で表す。第３図は第
２図の動作を説明する図である。
位相比較器１、レベル変換器２、フィルタ３、電圧制御
発振器４、分周器６の動作は第１図と同様であり説明を
省略する。第３図（ａｌに示す如く端子Ａから入力周波
数がモノマルチ９に入り、モノマルチ９は入力周波数の
立ち上がりでＩｃ）に示す如くドリフト量を検出する闇
値となるパルスを発生する。また（ｂｌに示す如く分周
器６の出力周波数はモノマルチ８に入り、モノマルチ８
はその立ち上がりで（ｄｌに示す如くドリフト量を検出
する闇値となるパルスを発生する。従ってモノマルチ８
及び９は夫々の入力周波数の１周期毎に１パルスを発生
する。Ｄフリップフロップ１０はモノマルチ８のパルス
ｆｄｌがＤ端子に入り、Ｔ端子に入力周波数１８１が入
る。従って入力周波数（ａｌと分周器６の出力周波数（
ｂ）が同相で位相差がなければＤフリップフロップ１０
のＱ端子は“０″のままである。Ｄフリップフロップ１
１にはモノマルチ９のパルスｆｃｌがＤ端子に入り、Ｔ
端子に分周器６の出力周波数（ｂ）が入る。従って入力
周波数＋８＋と分周器６の出力周波数（ｂｌが同相で位
相差がなければＤフリップフロップ１１のＱ端子はＯ″
のままである。ここで電圧制御発振器４の発振周波数が
ずれて入力周波数（ａｌと分周器６の出力周波数（ｂｌ
の位相差が発生すると、位相のずれる方向により（ａｌ
と（ｄｌ、または（ｂｌと（Ｃ１で示すパルスはどちら
かが接近する。そしてＤフリップフロップ１０又は１１
のどちらかのＤ端子が°１″の時Ｔ端子がｌ″となると
Ｑ端子が”１”となる。即ち（ｂ）と＋０１のパルスが
接近しＤフリップフロップのＤ端子が“１”の時Ｔ端子
が１″となるとＤフリップフロップ１１のＱ端子が、（
ａ）とＴｄ）のパルスが接近しＤフリップフロップ１０
のＤ端子が１″の時Ｔ端子が１”となるとＤフリップフ
ロップＩＯのＱ端子が“１″となる。Ｄフリップフロッ
プ１０又は１１のＱ端子が１”となるとＯＲ回路１２を
経てＡＮＤ回路１４をオンとして端子Ｃよりドリフト警
報を送出する。上記の如く動作するためモノマルチ８及
び９のパルス幅を変えることで入力周波数又は電圧制御
発振器４が変わっても闇値を任意に可変することが出来
る。
発振器４、分周器６の動作は第１図と同様であり説明を
省略する。第３図（ａｌに示す如く端子Ａから入力周波
数がモノマルチ９に入り、モノマルチ９は入力周波数の
立ち上がりでＩｃ）に示す如くドリフト量を検出する闇
値となるパルスを発生する。また（ｂｌに示す如く分周
器６の出力周波数はモノマルチ８に入り、モノマルチ８
はその立ち上がりで（ｄｌに示す如くドリフト量を検出
する闇値となるパルスを発生する。従ってモノマルチ８
及び９は夫々の入力周波数の１周期毎に１パルスを発生
する。Ｄフリップフロップ１０はモノマルチ８のパルス
ｆｄｌがＤ端子に入り、Ｔ端子に入力周波数１８１が入
る。従って入力周波数（ａｌと分周器６の出力周波数（
ｂ）が同相で位相差がなければＤフリップフロップ１０
のＱ端子は“０″のままである。Ｄフリップフロップ１
１にはモノマルチ９のパルスｆｃｌがＤ端子に入り、Ｔ
端子に分周器６の出力周波数（ｂ）が入る。従って入力
周波数＋８＋と分周器６の出力周波数（ｂｌが同相で位
相差がなければＤフリップフロップ１１のＱ端子はＯ″
のままである。ここで電圧制御発振器４の発振周波数が
ずれて入力周波数（ａｌと分周器６の出力周波数（ｂｌ
の位相差が発生すると、位相のずれる方向により（ａｌ
と（ｄｌ、または（ｂｌと（Ｃ１で示すパルスはどちら
かが接近する。そしてＤフリップフロップ１０又は１１
のどちらかのＤ端子が°１″の時Ｔ端子がｌ″となると
Ｑ端子が”１”となる。即ち（ｂ）と＋０１のパルスが
接近しＤフリップフロップのＤ端子が“１”の時Ｔ端子
が１″となるとＤフリップフロップ１１のＱ端子が、（
ａ）とＴｄ）のパルスが接近しＤフリップフロップ１０
のＤ端子が１″の時Ｔ端子が１”となるとＤフリップフ
ロップＩＯのＱ端子が“１″となる。Ｄフリップフロッ
プ１０又は１１のＱ端子が１”となるとＯＲ回路１２を
経てＡＮＤ回路１４をオンとして端子Ｃよりドリフト警
報を送出する。上記の如く動作するためモノマルチ８及
び９のパルス幅を変えることで入力周波数又は電圧制御
発振器４が変わっても闇値を任意に可変することが出来
る。
入力周波数が断となった場合、ＰＬＬ回路のドリフトが
規定値を越えたことにはならぬため、ドリフト警報の送
出を停止させる必要がある。このため断検出回路７を設
け、ドリフト警報送出を防止している。即ち断検出回路
７は入力周波数の断を検出し、Ｄフリップフロップ１０
と１１をリセフトする。
規定値を越えたことにはならぬため、ドリフト警報の送
出を停止させる必要がある。このため断検出回路７を設
け、ドリフト警報送出を防止している。即ち断検出回路
７は入力周波数の断を検出し、Ｄフリップフロップ１０
と１１をリセフトする。
またＰＬＬ回路の引き込み時間中は入力周波数ｌａｌと
分周器６の出力周波数（ｂ）との位相はずれているため
、ドリフト警報の送出を停止する必要がある。このため
タイマー回路工３を設けてト′リフト警報送出を防止し
ている。即ちタイマー回路１３は初期時電圧制御発振器
４が同期して安定状態に入るまでＡＮＤ回路１４を不動
作とする信号を送出する。
分周器６の出力周波数（ｂ）との位相はずれているため
、ドリフト警報の送出を停止する必要がある。このため
タイマー回路工３を設けてト′リフト警報送出を防止し
ている。即ちタイマー回路１３は初期時電圧制御発振器
４が同期して安定状態に入るまでＡＮＤ回路１４を不動
作とする信号を送出する。
（ｆ）発明の詳細
な説明した如く、本発明はＰＬＬ回路のドリフトを°デ
ィジタルで検出するため精度を向上させることが可能で
、且つ周波数が決まれば一義的に調整を完了することが
出来る。
ィジタルで検出するため精度を向上させることが可能で
、且つ周波数が決まれば一義的に調整を完了することが
出来る。
第１図はＰＬＬ回路の一例を示すブロック図、第２図は
本発明の一実施例を示す回路のブロック図、第３図は第
２図の動作を説明する図である。 １は位相比較器、２はレベル変換器、３はフィルタ、４
は電圧制御発振器、５は比較器、６は分周器、７は断検
出回路、８．９はモノマルチ、１０．１１はＤフリップ
フロップ、１３はタイマー回路である。
本発明の一実施例を示す回路のブロック図、第３図は第
２図の動作を説明する図である。 １は位相比較器、２はレベル変換器、３はフィルタ、４
は電圧制御発振器、５は比較器、６は分周器、７は断検
出回路、８．９はモノマルチ、１０．１１はＤフリップ
フロップ、１３はタイマー回路である。
Claims (1)
- フェーズ・ロックド・ループ回路のドリフト検出回路で
あって、入力周波数の前縁で動作する第１のモノマルチ
と、電圧制御発振器の出力周波数を１／Ｎに分周する分
周器の出力周波数の前縁で動作する第２のモノマルチと
、前記第１のモノマルチの出力をデータ端子に、前記分
周器の出力周波数をクロック端子に入力するＤフリップ
フロ７プと、前記第２のモノマルチの出力をデータ端子
に、前記入力周波数をクロック端子に入力するＤフリフ
プフロソブとを設けたことを特徴とするドリフト検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015636A JPS60160220A (ja) | 1984-01-31 | 1984-01-31 | ドリフト検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015636A JPS60160220A (ja) | 1984-01-31 | 1984-01-31 | ドリフト検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160220A true JPS60160220A (ja) | 1985-08-21 |
Family
ID=11894202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015636A Pending JPS60160220A (ja) | 1984-01-31 | 1984-01-31 | ドリフト検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160220A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170689A (ja) * | 1988-09-29 | 1990-07-02 | E I Du Pont De Nemours & Co | 同期サンプリング・システムおよび方法 |
| JPH04334127A (ja) * | 1991-05-10 | 1992-11-20 | Nec Eng Ltd | 位相同期回路 |
| EP3001567A1 (en) * | 2014-09-24 | 2016-03-30 | Intel IP Corporation | Phase tracker for a phase locked loop |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693436A (en) * | 1979-12-27 | 1981-07-29 | Fujitsu Ltd | Step-out detecting method in phase synchronous oscillator |
| JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
-
1984
- 1984-01-31 JP JP59015636A patent/JPS60160220A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5693436A (en) * | 1979-12-27 | 1981-07-29 | Fujitsu Ltd | Step-out detecting method in phase synchronous oscillator |
| JPS58171131A (ja) * | 1982-03-31 | 1983-10-07 | Fujitsu Ltd | Ｐｌｌ電圧制御発振器のドリフト検出回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170689A (ja) * | 1988-09-29 | 1990-07-02 | E I Du Pont De Nemours & Co | 同期サンプリング・システムおよび方法 |
| JP2574038B2 (ja) * | 1988-09-29 | 1997-01-22 | イー・アイ・デュポン・ドゥ・ヌムール・アンド・カンパニー | 同期サンプリング・システムおよび方法 |
| JPH04334127A (ja) * | 1991-05-10 | 1992-11-20 | Nec Eng Ltd | 位相同期回路 |
| EP3001567A1 (en) * | 2014-09-24 | 2016-03-30 | Intel IP Corporation | Phase tracker for a phase locked loop |
| US9584139B2 (en) | 2014-09-24 | 2017-02-28 | Intel IP Corporation | Phase tracker for a phase locked loop |
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