JPS60157383A - 映像信号処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は映像信号処理装置に係り、特にディジタルビデ
オ信号をメモリに書き込み又は読み出すに際して、水平
同期パルスと垂直同期パルスとに基づいてアドレス信号
の基準信号を生成する映像信号処理装置に関する。

従来技術とその問題点 ヘリカルスキャンニング方式ＶＴＲにおいて、記録済磁
気テープを記録時とは異なるテープ走行速度で走行（又
は停止）せしめてその既記縁映像信号を再生する変速再
生時には、テープ・ヘッド間相対速度が記録時と異なる
ために、ヘッド走査軌跡は記録トラック跡とは異なる傾
斜で描かれることは周知の通りである。このため、相隣
るトラックが互いにアジマス角度の異なるギャップを有
する回転ヘッドにより夫々記録形成７されており、トラ
ック間にはガートバンドが無く又は極めて小なるガート
バンドしか形成されていないトラックパターンの磁気テ
ープの変速再生時には、再生回転ヘッドが１（〜ラック
走査期間当り、自己と同一のアジマス角度のギャップを
有する回転ヘッドで記録されたトラックと、異なるアジ
マス角度のギャップを有する回転ヘッドで記録されたト
ラック〈逆トラック）とを夫々交互に横切って走査する
こととなり、このため逆トラック走査時にはアジマス損
失効果により再生信号レベルが極めて小となりＳ／Ｎ比
が悪化することとなる。同様に、相隣るトラック間に充
分な一定幅のガートバンドが形成されているトラックパ
ターンの磁気テープの変速再生時にも１トラック走査期
間当りガートバンドを１回以上横切るため、そのガート
バンド走査時に再生信号レベルが極めて小となりＳ／Ｎ
比が悪化する。

そこで、本出願人は先に昭和５９年１月１８日付提出の
特許出願（発明の名称「映像信号処理装置」）にて、変
速再生時などで再生ＦＭ信号レベルが極めて小となった
区間は、メモリから読み出した１トラック走査期間前の
略同等区間の再生複合映像信号に置き換える映像信号処
理装置を提案した。この提案装置では再生複合映像信号
をＡＤ変換器を通してメモリに書き込み、又はメモリか
ら１トラック走査期間前の再生複合映像信号のディジタ
ルビデオ信号を読み出すときには、水平同期パルス及び
垂直同期パルスに基づきアドレス指令信号を生成してい
る。

しかるに、変速再生時には再生複合映像信号中の水平同
期パルスの周期に多少の誤差（時間差）が生じる場合が
あり、またドロップアウト等により水平同期パルスや垂
直同期パルスが欠落する場合もあり、このためメモリの
書き込み及び読み出し動作が不安定となることがあると
いう問題点があった。

そこで、本発明は入力複合映像信号の水平走査周期を任
意の間隔で目測し、校正することにより、上記の問題点
を解決した映像信号処理装置を提供することを目的とす
る。

問題点を解決するための手段 本発明は、メモリのアドレス信号の基準信号を生成する
映像信号処理装置であって、第１及び第２のカウンタと
　第１のカウンタの′出力計数値に、１？ 基づいて該第１のカウンタのクリア時点後の、１水平走
査周期から第１の設定時間を膚し引いた時間経過した時
点で１水平走査周期の第１のパルスを生成用ノＪ？ｌる
と共に、該クリア時点後の、１水平走査周期か□ら該第
１の設定時間と等しいか又はそれよりも大なる第２の設
定時間を差し引いた時間経過した時点より該第１のカウ
ンタが次にクリアされるまでの期間箱２のパルスを生成
出力するゲート回路手段と、前記第１のパルスに対して
複数の遅延時間を夫々付与して並列に出力する遅延回路
と、前記第２のパルスによりクリアされる前記第２のカ
ウンタの計数値を一時保持する保持手段と、任意の一定
周期のパルスを計数しその計数値が上記保持手段の計数
値と等しくなるようにその計数方向が制御されると共に
両者が等しくなった時点で計数動作を停止する比較・計
数手段と、この比較・計数手段の計数値に応じて遅延時
間の異なる前記遅延回路の並列出力信号の−を選択出力
する選択回路と、第２のパルスの出力期間中のみ、入力
水平同期パルスをゲート出力させて得たパルスに基づい
て略１水平走査周期毎に該第１のカウンタをクリアする
と共に、該水平同期パルスの欠落時には該選択回路の出
力パルスに基づいて該カウンタをクリアする論理回路と
よりなり、該第１又は第２のノ（ルスを前記基準信号と
して生成出力するよう構成したものであり、以下図面共
にその一実施例について説明する。

実施例 第１図は本発明装置の一実施例のブロック系統図を示す
。同図中、入力端子１には再生複合カラー映像信号が入
来する。この再生複合カラー映像信号は、例えば輝度信
号は周波数変調（ＦＭ）され、搬送色信号は低域に周波
数変換され、これら両信号が周波数分割多重されて回転
ヘッドにより１本の１〜ラツク宛１フイールドの割合で
順次の十ランクに記録された磁気テープを変速再生し、
その再生信号中のＦＭ！ｌｉ度信号はＦＭ復調し、低域
変換搬送色信号はもとの帯域へ周波数変換してこれらの
両信号を多重して得た標準方式に略準拠した再生複合カ
ラー映像信号である。また、上記の変速再生は、アジマ
ス記録再生方式のＶＴＲに適用した場合は、１トラック
走査期間（１フイールド）当り偶数トラックピッチ分磁
気テープが移動するような速度で磁気テープを走行して
（又は走行を停止して）行なわれ、これにより少なくと
も成る回転ヘッドが逆トラックを走査する区間の１トラ
ック走査期間前の対応する区間では別の回転ヘッドによ
り再生信号が正常に得られていた関係になる。

入力端子１に入来した上記の再生複合カラー映像信号は
、増幅器２を経てＡＤ変換器３に供給され、ここでアナ
ログ−ディジタル変換されてディジタルビデオ信号とさ
れた後パスラインコントローラ４及び第１のタイミング
制御回路５に夫々供給される。タイミング制御回路５は
パスラインコントローラ４の入力側と出力側の両方のデ
ィジタルビデオ信号と共に入力端子６より制御信号が供
給される。この制御信号は磁気テープを走査中の回転ヘ
ッドから再生されたＦＭ輝度信号の振幅が逆トラック走
査により一定値よりも小になった期間は例えばハイレベ
ルとなり、この一定値以上の期間はローレベルとなるよ
うに生成された２ｔａ信号である。タイミング制御回路
５は上記制御信号に位相同期したパルスを出力端子７ａ
より第２のタイミング制御回路８に出力する。

またタイミング制御回路５は出力端子７ｂより等化パル
ス及び垂直同期パルスを除去した水平同期パルスを出力
してタイミング制御回路８へ供給する一方、出力端子７
Ｃより垂直同期パルスを波形整形して得たパルスを出力
してアドレス信号発生回路１０へ供給する。タイミング
制御回路８は上記端子７ａよりの信号に基づいて色副搬
送波周波数に管理されている信号を発生してパスライン
コントローラ４に供給してその切換制御を行なうと共に
、更にこの信号に基づいてメモリ９の読み出し及び書き
込みに必要な、ＣＡＳ　（カラムアドレスストローブ）
信号、ＲＡＳ　（ロウアドレスストローブ）信号、ＷＥ
（リード／ライトコントロール）信号等を発生してメモ
リ９に供給し、かつ、アドレス信号発生回路１０にも信
号を出力する。

アドレス信号発生回路１０はアドレス信号を発生′して
メモリ９に供給する。メモリ９は例えばランダム・アク
セス・メモリ（ＲＡＭ）で、１フィールド分のディジタ
ルビデオ信号を蓄積できる記憶容量を持つフィールドメ
モリであり、その読み出し出力信号（ディジタルビデオ
信号）はパスラインコントローラ４に供給され、またパ
スラインコントローラ４より取り出されたディジタルビ
デオ信号を書き込む。

パスラインコントローラ４より選択出力されたディジタ
ルビデオ信号はタイミング制御回路５゜メモリ９及びＤ
Ａ変換器１１に夫々供給される。

ＤＡ変換器１１は入力ディジタルビデオ信号をディジタ
ル−アナログ変換してアナログ信号である複合カラー映
像信号に戻してそれを増幅器１２を通して出力端子１３
へ出力する。ここで、メモリ９は通常はパスラインコン
トローラ４を介して供給されるＡＤ変換器３の出力デイ
ジタルビデオ信号を書き込んでいるが、変速再生を行な
っている回転ヘッドが逆トラックを走査したときには前
記した如く少なくともその走査区間を含む期間はメモリ
９が読み出し制卸に切換えられると共に、パスラインコ
ントローラ４がメモリ９より読み出された、１トラック
走査期間前の同等区間の再生ディジタルビデオ信号を選
択出力するから、出力端子１３の再生複合カラー映像信
号は通常は現在磁気テープを走査中の回転ヘッドにより
再生された現フィールドの再生複合カラー映像信号であ
るが、その逆トラック走査期間は１トラック走査期間前
に再生された異なるフィールド（現フィールドが奇数フ
ィールドのときは偶数フィールド、偶数フィールドのと
きは奇数フィールド）の対応する区間の再生複合カラー
映像信号にすげ替えられることとなる。これにより、逆
トラック走査時のＳ／Ｎ比の悪化を防止することができ
る。

本発明は上記の装置において、タイミング制御回路５の
構成に特徴を有する映像信号処理装置である。第２図は
タイミング制御回路５の一実施例の回路系統図を示す。

同図中、入力端子１４に入来したパスラインコントロー
ラ４よりのディジタルビデオ信号は、水平同期パルス抽
出回路１５及び垂直同期パルス抽出回路１６に夫々供給
される。

なお、タイミング制御回路５はＡＤ変換器３よりのディ
ジタルビデオ信号がパスラインコントローラ４を通すこ
となく直接に供給される入力端子及びその入力信号の処
理回路も有しているが、口の処理回路は本発明とは直接
の関係がないのでその説明及び図示を省略する。

水平同期パルス抽出回路１５は入力ディジタルビデオ信
号のハイレベルをある時間、カウンタ等で計測し、これ
により映像信号との区別を行なって水平同期パルスを弁
別分離する回路構成であるため、その出力端子には水平
同期パルスの他に垂直同期パルスと等化パルスも含まれ
ている。この水平同期パルス抽出回路１５の出力パルス
は波形整形回路１７によりその立上りエツジに同期して
立下る第３図に示す如き一定幅のパルスａに変換される
。上記パルスａは垂直同期パルス、等化パルスに対応し
た期間では０．５Ｈ，（Ｈは水平走査周期）であり、ま
た、時刻【３では何らかの原因でパルスが欠落している
ものとする。

パルスａはＮＯＲ回路１８．１９を夫々通して第１のカ
ウンタ２０のクリア端子ＣＬＲに印加される。カウンタ
２０は入力端子２１より入力されるクロックパルスを上
記クリア後に計数し、そのｎビットの計数出力信号をゲ
ート回路２２に供給する。ゲート回路２２はカウンタ２
０よりの計数値がＩＨ−ｔｘなる時間を示す値となった
時にその出力端子Ａより一定幅のパルスを出力し、かつ
、その出力端子Ｂよりパルスを出力する。これにより、
ゲート回路２２の出力端子Ａからは第３図に示すパルス
ｂが出力されて出力端子７ｂ　（第１図の７ｂと同じ）
に出力される一方、シフトレジスタ２５に供給される。

またゲート回路２２の出力端子Ｂからは第３図に示すパ
ルスＣが取り出される。パルスＯはカウンタ２０がクリ
ｙされた時点でローレベルとなるパルスで、インバータ
２３を介してＮＯＲ回路１８．２４に夫々供給される一
方、第２のカウンタ２６のクリア端子に供給される。

シフトレジスタ２５はパルスｂを入力端子２７よりのク
ロックパルス（シフトパルス）に従って順次シフトし、
その複数の出力端子からクロックパルスの一周期の自然
数倍の期間ずつ順次に遅延されたパルスｂを出力してマ
ルチプレクサ３２に供給する。またカウンタ２６はパル
スＣのローレベル期間クリアされており、パルスＣのハ
イレベル期間入力端子２７よりのクロックパルスを計数
する。従って、カウンタ２６の計数値はパルスＣのハイ
レベル期間の長さに対応した値を示しており、その計数
値信号はラッチ回路２８に供給され、ここでパルス発生
回路２９の出力パルスｄの発生時点でラッチされる。パ
ルス発生回路２９は水平同期パルスａに基づいて１Ｈの
任意の自然数倍（又は垂直同期パルスに基づいて１フイ
ールド毎）の一定周期の極めて幅の狭いパルスを発生出
力する回路で、本実施例では一例として第３図にｄで示
す如く水平同期パルスａに位相同期した３Ｈ周期のパル
スと、このパルスｄよりも第３図に示す如＜　ｔｚなる
時間遅延された３日周期のパルスｔとを夫々発生出力す
る。

従って、いま時刻ｔ１でローレベルの水平同期パルスａ
が入来する直前のＴ＋（＝ｊｘ）なる期間の長さを示す
計数値Ｄ１が第３図にｄｌで示すパルス発生回路２９の
出力パルスによりラッチ回路２８にラッチされる。これ
により、ラッチ回路２８は３Ｈ後にパルス発生回路２９
よりパルスｄ２が供給されるまではその計数値Ｄ１を保
持し、パルスｄ２が入来した時点でその直前の第３図に
示すパルスＣのハイレベル期間Ｔ４の長さを示す計数値
Ｄ２を保持し、以下上記と同様にして３日周期毎のパル
スＣのハイレベル期間の長さを示す計数値を更新記憶す
る。これにより、ラッチ回路２８は第３図にｅで示すデ
ータ（計数値）を出力し、マグニチュードコンパレータ
（比較器）３０の第１の入力端子に供給づる。

一方、アップダウンカウンタ３１は前記パルスｆをクロ
ック入力端子に印加される。アップダウンカウンタ３１
の計数値は比較器３ｏの第２の入力端子に印加される一
方、マルチプレクサ３２に印加される。比較器３０はラ
ッチ回路２８よりの計数値（これをＤとする）とアップ
ダウンカウンタ３１よりの計数値（これをＥとする）の
大小を比較し、その比較の結果、その出力端子Ｘよりハ
イレベル（Ｄ＞Ｅのとき）又はローレベル（Ｄ＜Ｆのと
き）の信号を発生出力してカウンタ３１のアップダウン
力へント制御端子Ｕ／Ｄに供給し、その計数方向を制御
すると共に、その出力端子Ｙよりハイレベル（Ｄ＝Ｅの
とき）又はローレベル（Ｏｆ−Ｅのとき）の信号を発生
出力してカウンタ３１のイネーブル端子ＥＮに供給する
。

カウンタ３１は制御端子Ｕ／Ｄの入力信号がハイレベル
のとき加算計数を行ない、ローレベルのときは減算計数
を行なうように制御されるが、イネーブル端子［ｒ４の
入力信号がハイレベルのときにはインヒビットとなり、
計数を停止するよう構成されているので、カウンタ３１
はＤ≠Ｅのときはその大小に従って計数方向が制御され
、Ｄ＝Ｅのときにのみその計数動作が停止せしめられる
ことになる。本実施例では、ラッチ回路２８のデータが
３Ｈ毎にｌ）ｏ　、　Ｄ＋　、　Ｄ２　、・・・という
ように書き換えられ、それが比較器３０によりアップダ
ウンカウンタ３１の計数値と大小が判定され、イの比較
結果がアップダウンカウンタ３１に帰還され、これによ
りカウンタ３１の出力計数値が定まり、アップダウンカ
ウンタ３１の計数値は３１１毎に漸次ラッチ回路２８の
計数値方向へ収束していき、定常状態ではラッチ回路２
８のｉｔ数値に等しくなる。

他方、マルチプレクサ３２はシフトレジスタ２５の並列
出力信号のうち、アップダウンカウンタ３１の出力計数
値に応じて−の出力信号を選択出力するよう構成されて
おり、パルスＣのハイレベル期間Ｔ１の終了時刻ｔ１　
よりも、１クロツク１’ｆｌ　ｔｌ＋ｌ　ハ’Ｒ？　Ｉ
ｆ　−）　４／ｌ　＋−’Ｉ　’ｍ　＋−１ｒ　Ｓｊフ
ｂつ只の中ｈバＩＩ＋１１）ＩｌｆｊノＪ１８Ｘｕ＋Ｃ
’ｑｂバー／／ＩＶメ／％／ムリノＬＩＪ／Ｊｒ）ｌ＋
スを選択出力する。すなわち、マルチプレクサ３２によ
り、水平同期パルス間隔に応じてパルスｂは遅延量（入
力端子２７の入力クロックパルス周期の自然数倍）を自
動的に可変制御されてマルチプレクサ３２から取り出さ
れる。マルチプレクサ３２の出力信号は第３図にｑで示
す如きパルスになり、このパルスリは波形整形回路３３
によりその立上りエツジ部分に位相同期してローレベル
となる幅の狭いパルスに変換された後ＮＯＲ回路２４の
一方の入力端子に供給される。

さて、パルスａが入来する時刻ｔ１では、ゲート回路２
２の出力端子Ｂよりの出力パルスＣはカウンタ２０がク
リアされない状態ではｔｖよりもハイレベルの期間が大
となるように設定されているから、インバータ２３の出
力信号はローレベルであり、よってＮＯＲ回路１８の出
力はハイレベルとなる。また前記波形整形回路３３の出
力パルスはパルスＱの立上りエツジに位相同期してロー
レベルとなり、通常はハイレベルであるから、時刻りで
はｋｌ　ＯＲ回路２４の出力はローレベルである。よっ
て、ＮＯＲ回路１８．２４の出力パルスが供給されるＮ
ＯＲ回路１９の出力は時刻【１ではローレベルとなり、
カウンタ２０をクリアする。これにより、ゲート回路２
２の出力端子Ｂの出力パルスＣは時刻ｔ１直後にローレ
ベルとなり、ＮＯＲ回路１８の出力信号及びＮＯＲ回路
１９の出力信号は夫々極めてパルス幅の狭いパルスとな
る。

ここで、前記時間ｔ×を１（」に比し極めて小に選定し
ておくことにより、０．５Ｈ間隔でパルスａが入来した
場合はゲート回路２２の出力端子Ｂの出力はカウンタ２
０のクリア後０．５日経過した時点では依然ローレベル
のままであるから、ＮＯＲ回路１８はパルスａを受付け
ず、その出力はローレベルの状態が保持される。従って
、パルスａが０．５Ｈ間隔で入来した場合には、そのパ
ルス列は１個おき毎にＮＯＲ回路１８によりその伝送が
阻止され、よってカウンタ２０は１Ｈ周期でクリアされ
ることになる。従って、パルスａが１１又は０．５Ｈ周
期で入来するときには、ＮＯＲ回路１８の出力は常に１
Ｈ周期の正極性のパルスとなり、ＮＯＲ回路２４の出力
は第３図にｈで示づ如くローレベルであり、ＮＯＲ回路
１９の出力は１日周期のパルスとなり、更に出力端子７
ｂには第３図にｂで示す如き１Ｈ周期で、かつ、１日毎
のパルスの立下りよりもｔｘなる時間前に立上るパルス
が取り出される。

次にパルスａが時刻ｔ３で欠落した場合の動作につき説
明するに、時刻【３の１Ｈ前の時刻ｔ２に入来したパル
スａにより、カウンタ２０がリセットされているので、
時刻ｔ３より　ｔｘなる時間前にゲート回路２２の出力
端子ＢよりハイレベルのパルスＣが取り出され、かつ、
時刻ｔ３よりｔｘなる時間前にゲート回路２２の出力端
子Ａよりパルスｂが出力される。一方、アップダウンカ
ウンタ３１の８１数値はラッチ回路２８の出力計数値と
等しいものとすると、マルチプレクサ３２からはパルス
ａが本来入来すべき時刻ｔ３よりもシフトレジスタ２５
の並列比）ｊ信号のうち入力端子２７よりのり［Ｊツク
パルスの一周期分遅延された第３図に示すパルス０１が
選択出力される。従って、パルスａが本来入来すべき時
刻１３で入来しなかった場合は、ＮＯＲ回路１８の出力
はローレベルのままであるが、この場合にもその時刻ｔ
３直後にパルスｇ１が取り出され、その立上り部分に位
相同期したローレベルのパルスが波形整形回路３３より
ＮＯＲ回路２４に印加されるので、ＮＯＲ回路２４の両
人力は共にローレベルとなり、よってＮＯＲ回路２４か
ら第３図に示すハイレベルのパルスｈがパルスｇ電の立
上りエツジに位相一致して出力される。

従って、ＮＯＲ回路１９に供給されるＮＯＲ回路１８及
び２４の両川力パルスのうちＮＯＲ回路１８の出力がパ
ルスａの欠落によってローレベルのままであっても、Ｎ
ＯＲ回路２４の出力が第３図にｈで示す如くハイレベル
となるから、ＮＯＲ回路１９からはパルスｈに位相一致
してローレベルとな３パルスが取り出され、カウンタ２
０をクリアする。このカウンタ２０のクリアによりパル
スＣのハイレベル期間は本来の期間Ｔ３よりも前記クロ
ックパルスの一周期η汰なる期間Ｔ３’　となり、また
このクリア時点から１Ｈ−ｔｘなる経過した時点でゲー
ト回路２２の出力端子へから第３図にｂｏ、で示すパル
スが取り出されることになる。

このように、パルスａが本来入来するべき時刻ｔ３に入
来しなかった場合でも、カウンタ２０は約１）」周期で
リセットされるから、出力端子７ｂには第３図にｂｏ、
で示す如く約１Ｈ周期でパルスが正常に取り出される。

第４図（’Ａ’）、（Ｃ）は水平同期パルス抽出回路１
５より取り出される、奇数フィールド、偶数フィールド
の垂直同期パルス付近の出力パルス波形を示し、これに
より出力端子７ｂには同図（Ｂ）、（Ｄ）に示す如きタ
イミングでＩＨ周期のパルスが取り出される。一方、第
２図に示す垂直同期パルス抽出回路１６は第４図（Ｅ）
に示す垂直同期パルス２を抽出する。波形整形回路３４
はこの垂直同期パルス２の立下りエツジに位相同期して
立上るパルス幅の狭い第４図（Ｆ）に示す如きパルスｍ
を生成して出力端子７Ｃへ出力する。

出力端子７ｂより出力されたパルスｂ　（又は第４図（
Ｂ）、（Ｄ）に示すパルス）は第１図のりイミング制御
回路８に供給され、ここでアドレス信号発生回路１０の
アドレスカウンタを動作させる基準信号に変換される。

すなわち、アドレス信号発生回路１０内のアドレスカウ
ンタはロウアドレスカウンタとカラムアドレスカウンタ
とからなり、ロウアドレスカウンタは出力端子７ｂより
の前記パルス■によりリセットされ、かつ、上記１Ｈ周
期のパルスｂを計数し、その計数出力をロウアドレス信
号としてメモリ９へ出力し、ロウアドレス指定をする。

また、カラムアドレスカウンタは上記パルスｂをクリア
信号として用いられ、かつ、色副搬送波周波数に基づい
たクロック信号を計数する。

このように、メモリ９に書き込まれる信号は、それに基
づいた各制御信号にて、アドレス指定が定まっており、
またメモリ９からパスラインコントローラ４を経て読み
出された信号に基づいて、各制御信号が同様に作成され
、アドレス指定が行なわれる。

なお、本実施例では第４図（Ｆ）に示すパルスｍの立上
り時刻より１時間内にパルスｂ　（第４図（Ｂ）、（Ｄ
）に示すパルス）の有無の判定を行なうことにより、容
易に奇数、偶数フィールドも判定することができる。

なお、第３図にｄ、、ｄ２で示す如くパルス発生回路２
９から３Ｈ周期でラッチ回路２８へ出力されるパルスｄ
により、キャリブレーションする時間間隔を決定するも
のであるが、この間隔は任意に設定することができる。

またゲート回路２２の出力端子Ｂの出力パルスＣを出力
端子７ｂ及びシフトレジスタ２５に夫々出力する構成と
することもできる。更に、パルスＣの立上りエツジはパ
ルスｂのそれに比し僅かな期間先行させるようにしても
よい。

効果 上述の如く、本発明によれば、一定周波数のクロックパ
ルスを計数する第１及び第２のカウンタの計数値に基づ
いてアドレス信号の基準信号を生成出力すると共に、基
準信号となる信号の遅延時間を第２のカウンタの計数値
に等しくなるように　□制御される比較・計数手段の計
数値に応じて選択し、その遅延信号と第１のカウンタの
計数出力に基づく信号と水平同期パルスとから第１のカ
ウンタのクリアタイミングを設定するようにしたので、
メモリの書き込み時には書き込まれる複合映像信号中の
水平同期信号に基づいて、またメモリの読み出し時には
読み出された複合映像信号中の水平同期信号に基づいて
最適なアドレス信号の基準信号を発生出力することがで
き、また水平同期パルスの間隔に自動的に追従して前記
第１及び第２０カウンタのクリアタイミングを定めるこ
とができ、いかなるモードによっても最適な状態で近似
的にアドレス信号の基準信号を補正することができ、ま
た瞬時的なドロップアウトがあった場合にも安定に約１
Ｈ間隔で上記基準信号を発生出力することができると共
に、等化パルス、垂直同期パルス等により０．５Ｈ間隔
でパルスが入来しＩことき、及び１日内に不要な信号や
雑音が入来したときには、これらの信号に応動すること
なく、略１１」周期で上記基準信号を生成出力すること
ができ、以上よリメモリの書き込み、読み出し動作を安
定にすることができ、良好なアドレス（指令）信号を発
生させてメモリの書き込み、読み出し動作の制御を行な
わせることができる等の特長を有するものである。

【図面の簡単な説明】

第１図は本発明装置の一実施例のブロック系統図、第２
図は本発明＠置の要部の一実施例を示す回路系統図、第
３図及び第４図（Ａ）〜（Ｆ）は夫々第２図図示回路系
統の動作説明用信号波形図である。 １・・・再生複合映像信号入力端子、３・・・ＡＤ変換
器、４・・・パスラインコントローラ、５．８・・・タ
イミング制御回路、６・・・制御信号入力端子、９・・
・メモリ、１０・・・アドレス信号発生回路、１１・・
・ＤＡ変換器、１４・・・ディジタルビデオ信号入力端
子、１５・・・水平同期パルス抽出回路、１６・・垂直
同期パルス抽出回路、２０．２６・・・カウンタ、２１
゜２７・・・クロックパルス入力端子、２２・・・ゲー
ト回路、２５・・・シフトレジスタ、２８・・・ラッチ
回路、２９・・・パルス発生回路、３０・・・マグニチ
ュードコンパレータ（比較器）、３１・・・アップダウ
ンカウンタ、３２・・・マルチプレクサ。

Claims (1)

【特許請求の範囲】
1. 複合映像信号をメモリに自き込み、これを読み出すにあ
   たり、該メモリの書き込み時には該メモリに出き込まれ
   る複合映像信号が供給され、該メモリの読み出し時は該
   メモリから読み出された複合映像信号が供給され、その
   入力複合映像信号中の水平同期パルスと垂直同期パルス
   に基づいてアドレス信号の基準信号を生成する映像信号
   処理装置であって、一定周波数のクロックパルスを計数
   する第１及び第２のカウンタと、該第１のカウンタの出
   力計数値に基づいて該第１のカウンタのクリア時点後の
   、１水平走査周期から第１の設定時間を差し弓１いた時
   間経過した時点で１水平走査周期の第１のパルスを生成
   出力すると共に、該クリア時点後の、１水平走査周期か
   ら該第１の設定時間と等しいか又はそれよりも大なる第
   ２の設定時間を差し引いた時間経過した時点より該第１
   のカウンタが次にクリアされるまでの期間筒２のパルス
   を生成出力するゲート回路手段と、該第１のパルスに対
   して複数の遅延時間を夫々付与して並列に出力する遅延
   回路と、該第２のパルスによりクリアされ該第２のパル
   スの幅に対応する計数値を出力する該第２のカウンタの
   計数値を一時保持する保持手段と、任意の一定周期のパ
   ルスを計数しその計数値と該保持手段の計数値とを夫々
   比較して両者が等しくなるように計数方向が制御され両
   者が等しくなった時点で計数動作を停止する比較・計数
   手段と、該比較・計数手段の計数値に応じて遅延時間の
   異なる該遅延回路の並列出力信号の−を選択して出力す
   る選択回路と、該第２のパルスの出力期間中のみ、入力
   水平同期パルスをゲート出力させて得たパルスに基づい
   て略１水平走査周期毎に該第１のカウンタをクリアする
   と共に、該水平同期パルスの欠落時には該選択回路の出
   力パルスに基づいて該カウンタをクリアする論理回路と
   よりなり、該第１又は第２のパルスを前記基準信号とし
   て生成出力するよう構成した映像信号処理装置。