JPS60141011A - コレクタ飽和抑制回路 - Google Patents
コレクタ飽和抑制回路Info
- Publication number
- JPS60141011A JPS60141011A JP58247013A JP24701383A JPS60141011A JP S60141011 A JPS60141011 A JP S60141011A JP 58247013 A JP58247013 A JP 58247013A JP 24701383 A JP24701383 A JP 24701383A JP S60141011 A JPS60141011 A JP S60141011A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- base
- voltage
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は論理集積回路に用いられるトランジスタのコレ
クタ飽和抑制回路に関する。
クタ飽和抑制回路に関する。
（従来技術）
従来、ディジタル技術の進歩に伴い、多くの分野で論理
回路が用いられている。論理回路にはＭＯＳトランジス
タで構成されるもの、パイボーラトランジスタで構成さ
れるもの、ＭＯ８Ｉ−ツンジスタとバイポーラトランジ
スタと全併用するものなどがある。
回路が用いられている。論理回路にはＭＯＳトランジス
タで構成されるもの、パイボーラトランジスタで構成さ
れるもの、ＭＯ８Ｉ−ツンジスタとバイポーラトランジ
スタと全併用するものなどがある。
バイポーラトランジスタを用いる論理回路には、信号出
力端子に低レベル（以下ｒＬＪレベルと記す）の出力電
圧を維持させるため、出力トランジスタのベースに多量
のベース電流を供給していわゆるコレクタ飽和状態にす
るという回路がある。
力端子に低レベル（以下ｒＬＪレベルと記す）の出力電
圧を維持させるため、出力トランジスタのベースに多量
のベース電流を供給していわゆるコレクタ飽和状態にす
るという回路がある。
このような回路にお−では、次に出力端子を高レベル（
以下ｒＨＪレベルと記す）にしようとするとき、出力ト
ランジスタのベースに蓄積された電荷全放出しなければ
ｒＨＪレベルにできないので、この電荷を放出し終るま
での間は出力電圧が上昇しない。即ち動作速度が遅くな
るという問題音生ずる。これを図面を用いて説明する。
以下ｒＨＪレベルと記す）にしようとするとき、出力ト
ランジスタのベースに蓄積された電荷全放出しなければ
ｒＨＪレベルにできないので、この電荷を放出し終るま
での間は出力電圧が上昇しない。即ち動作速度が遅くな
るという問題音生ずる。これを図面を用いて説明する。
第１図は従来のＴＴＬ回路の一例の出力段の回路図であ
る。
る。
この回路において、信号入力端子ＩＮに「Ｈ」レベル金
印加すると、トランジスタＱ３が導通し。
印加すると、トランジスタＱ３が導通し。
抵抗Ｒａにエミッタ電流が流れ、トランジスタＱ１のベ
ース電位が上昇し、当該電位がベース−エミッタ順方向
電圧ＶＦに達すると、トランジスタＱ１が導通して信号
出力端子ＯＵＴの電圧全降下させて約０．３ ＶのｒＬ
Ｊレベル出力電圧を発生する。
ース電位が上昇し、当該電位がベース−エミッタ順方向
電圧ＶＦに達すると、トランジスタＱ１が導通して信号
出力端子ＯＵＴの電圧全降下させて約０．３ ＶのｒＬ
Ｊレベル出力電圧を発生する。
この時、信号出力端子ＯＵＴへ外部よりの電流が流入し
ても、上ＭｅｒＬＪレベルを維持する為、トランジスタ
ＱｌにはトランジスタＱａのエミッタから多量のベース
電流を供給し、トランジスタＱｌを所謂コレクタ飽和状
態に保ってｂる。この為、次に信号入力端子ＩＮにｒＬ
Ｊレベルを印加してトランジスタＱ１及びＱ３ｔ−オフ
させて信号出力端子ＯＵＴ’ｊｚ ［ＨＪレベルにしよ
うとする時、トランジスタＱ１のベースに蓄積された過
剰電荷を放出し終る間、出力電圧が上昇しないという現
象音生ずる。即ち、動作速度がその分だけ遅くなるとい
う欠点を生ずる。
ても、上ＭｅｒＬＪレベルを維持する為、トランジスタ
ＱｌにはトランジスタＱａのエミッタから多量のベース
電流を供給し、トランジスタＱｌを所謂コレクタ飽和状
態に保ってｂる。この為、次に信号入力端子ＩＮにｒＬ
Ｊレベルを印加してトランジスタＱ１及びＱ３ｔ−オフ
させて信号出力端子ＯＵＴ’ｊｚ ［ＨＪレベルにしよ
うとする時、トランジスタＱ１のベースに蓄積された過
剰電荷を放出し終る間、出力電圧が上昇しないという現
象音生ずる。即ち、動作速度がその分だけ遅くなるとい
う欠点を生ずる。
第２図は第１図に示すトランジスタＱ１の電荷蓄積効果
を減少させた出力段の回路図である。
を減少させた出力段の回路図である。
トランジスタＱ１のコレクタとベースとの間にショット
キバリアダイオード（以下ＳＢＤと記す）ｆ）２ｆ接続
し、コレクタ１圧全クランプするので、このり２ンプ回
路は現在広く用いられている。
キバリアダイオード（以下ＳＢＤと記す）ｆ）２ｆ接続
し、コレクタ１圧全クランプするので、このり２ンプ回
路は現在広く用いられている。
このＳＢＤによるフラング回路では、トランジスタＱｌ
のコレクターベース間は、ＳＢＤの通常のダイオードよ
り低い順方向電圧（； ０．４〜０．５Ｖ）でクランプ
されて出力電圧ｆｔｒＬＪレベルに保持すると共に、ト
ランジスタＱ１のベースに流入しようとする過大な駆動
電流の一部が５ＢＤｉ通してトランジスタＱｌのコレク
タ電流へ分流すル為、トランジスタＱ１のコレクタ飽和
はＳＢＤのない場合に比べてかなり抑制される。この為
、トランジスタＱ１のベースに蓄積される過剰電荷は少
なくなシ、従って信号出力端子ＯＵＴのｒＨＪレベルに
反転させる時の動作時間は大幅に短縮され、回路の高速
動作が可能となる。
のコレクターベース間は、ＳＢＤの通常のダイオードよ
り低い順方向電圧（； ０．４〜０．５Ｖ）でクランプ
されて出力電圧ｆｔｒＬＪレベルに保持すると共に、ト
ランジスタＱ１のベースに流入しようとする過大な駆動
電流の一部が５ＢＤｉ通してトランジスタＱｌのコレク
タ電流へ分流すル為、トランジスタＱ１のコレクタ飽和
はＳＢＤのない場合に比べてかなり抑制される。この為
、トランジスタＱ１のベースに蓄積される過剰電荷は少
なくなシ、従って信号出力端子ＯＵＴのｒＨＪレベルに
反転させる時の動作時間は大幅に短縮され、回路の高速
動作が可能となる。
しかしながら、上記８ＢＤｉ付加することは、通常の集
積回路製作時の諸条件の変更、及び多くの場合、製作工
程の増加金伴う。従って、コストの上昇、歩留りの低下
を招くという欠点七生じる。
積回路製作時の諸条件の変更、及び多くの場合、製作工
程の増加金伴う。従って、コストの上昇、歩留りの低下
を招くという欠点七生じる。
（発明の目的）
本発明の目的は、上記欠点全除去し、Ｓ、ＢＤｉ用いな
くてもＳＢＤを用いた場合と同様にコレクタ飽和を抑制
でき、かつ製造工程の変更や追加を要せずに製造するこ
とのできるコレクタ飽和抑制回路を提供することにある
。
くてもＳＢＤを用いた場合と同様にコレクタ飽和を抑制
でき、かつ製造工程の変更や追加を要せずに製造するこ
とのできるコレクタ飽和抑制回路を提供することにある
。
（発明の構成）
本発明の第１の発明のコレクタ飽和抑制回路は、信号出
力端子にコレクタが接続ルエミッタが接地される第１の
トランジスタと、エミッタが前記信号出力端子に接続レ
コレクタが信号入力端子に接続する第２のトランジスタ
と、該第２のトランジスタのコレクタとベースとの間に
接続される第１の抵抗と、前記第２のトランジスタのベ
ースとエミッタとの間に接続される第２の抵抗と、前記
信号入力端子にアノードが接続され前記７１のトランジ
スタのベースにカソードが接続されるダイオードと全含
み前記第１のトランジスタのコレクタ飽和を抑制するこ
と全特徴として構成される。
力端子にコレクタが接続ルエミッタが接地される第１の
トランジスタと、エミッタが前記信号出力端子に接続レ
コレクタが信号入力端子に接続する第２のトランジスタ
と、該第２のトランジスタのコレクタとベースとの間に
接続される第１の抵抗と、前記第２のトランジスタのベ
ースとエミッタとの間に接続される第２の抵抗と、前記
信号入力端子にアノードが接続され前記７１のトランジ
スタのベースにカソードが接続されるダイオードと全含
み前記第１のトランジスタのコレクタ飽和を抑制するこ
と全特徴として構成される。
本発明の第２の発明のコレクタ飽和抑制回路は。
信号出力端子にコレクタが接続しエミッタが接地される
第１のトランジスタと、エミッタが前記信号出力端子に
接続しコレクタが信号入力端子に接続する第２のトラン
ジスタと、該第２のトランジスタのコレクタとベースと
の間に接続されるｍｌの抵抗と、前記第２のトランジス
タのベースとエミッタとの間に接続される第２の抵抗と
、前記信号入力端子にベースが接続し前記第１のトラン
ジスタのベースにエミッタが接続しコレクタが電源の一
方の電位端に接続する第３のトランジスタと全含み、前
記第１のトランジスタのコレクタ飽和を抑制することを
特徴として構成される。
第１のトランジスタと、エミッタが前記信号出力端子に
接続しコレクタが信号入力端子に接続する第２のトラン
ジスタと、該第２のトランジスタのコレクタとベースと
の間に接続されるｍｌの抵抗と、前記第２のトランジス
タのベースとエミッタとの間に接続される第２の抵抗と
、前記信号入力端子にベースが接続し前記第１のトラン
ジスタのベースにエミッタが接続しコレクタが電源の一
方の電位端に接続する第３のトランジスタと全含み、前
記第１のトランジスタのコレクタ飽和を抑制することを
特徴として構成される。
（実施例）
次に、本発明の実施例について図面を用いて説明する。
第３図は重両１の発明の一実施例の回路図である。
この実施列は、信号出力端子ＯＵＴにコレクタが接続し
エミッタが接地される第１のトランジスタＱ１と、エミ
ッタが前記信号出力端子ＯＵＴに接続しコレクタが信号
入力端子ＩＮに接続する第２のトランジスタＱ２と、該
第２のトランジスタＱ２のコレクタとベースとの間に接
続される第１の抵抗比１と、前記第２のトランジスタＱ
２のベースとエミッタとの間に接続される第２の抵抗Ｒ
２と、前記信号入力端子ＩＮにアノードが接続され前記
第１のトランジスタＱ１のベースにカソードが接続され
るダイオードＤ３と全含み前記第１のトランジスタのコ
レクタ飽和全抑制すること全特徴として構成される。
エミッタが接地される第１のトランジスタＱ１と、エミ
ッタが前記信号出力端子ＯＵＴに接続しコレクタが信号
入力端子ＩＮに接続する第２のトランジスタＱ２と、該
第２のトランジスタＱ２のコレクタとベースとの間に接
続される第１の抵抗比１と、前記第２のトランジスタＱ
２のベースとエミッタとの間に接続される第２の抵抗Ｒ
２と、前記信号入力端子ＩＮにアノードが接続され前記
第１のトランジスタＱ１のベースにカソードが接続され
るダイオードＤ３と全含み前記第１のトランジスタのコ
レクタ飽和全抑制すること全特徴として構成される。
次に、この実施例の動作について説明する。
信号入力端子ＩＮへ適当な入力電流を注入すると、ダイ
オードＤ３を通り抵抗Ｒ３を流れる電流によりトランジ
スタＱ１がオンして信号出力端子ＯＵＴの′電圧が降下
し、Ｔ’Ｉ’Ｌ ｒＬＪレベルの出力を得る。この時、
抵抗比１及び几２とトランジスタＱ２によって構成され
る回路網の両端、即ちトランジスタＱ２のコレクタ・エ
ミッタ電圧ＶＣＥ２を考えると、トランジスタＱｌのコ
レクタＩＥＶｃ。
オードＤ３を通り抵抗Ｒ３を流れる電流によりトランジ
スタＱ１がオンして信号出力端子ＯＵＴの′電圧が降下
し、Ｔ’Ｉ’Ｌ ｒＬＪレベルの出力を得る。この時、
抵抗比１及び几２とトランジスタＱ２によって構成され
る回路網の両端、即ちトランジスタＱ２のコレクタ・エ
ミッタ電圧ＶＣＥ２を考えると、トランジスタＱｌのコ
レクタＩＥＶｃ。
即ち出力電圧ＶＱＵＴは、入力電圧ｋＶＩＮとした時、
Ｖｏｕｒ＝ＶｘＮ−ＶＣＥ２ −−−−−−（１）とな
る。ここでＶＩＮは、トランジスタＱ１及びダイオード
Ｄ３の順方向電圧の和ｆｒ２Ｖｐとすると、この電圧で
クランプされるから、 ＶＩＮ−２■２ 川・・・（２） である。まｆｃ、、 Ｖｃｇｚは、次のようにしてめら
れる。
Ｖｏｕｒ＝ＶｘＮ−ＶＣＥ２ −−−−−−（１）とな
る。ここでＶＩＮは、トランジスタＱ１及びダイオード
Ｄ３の順方向電圧の和ｆｒ２Ｖｐとすると、この電圧で
クランプされるから、 ＶＩＮ−２■２ 川・・・（２） である。まｆｃ、、 Ｖｃｇｚは、次のようにしてめら
れる。
（１） 抵抗Ｒ２の両端電圧はトランジスタＱ２のベー
ス・エミッタ順方向電圧ＶＦに他ならないから、抵抗Ｈ
Ｉ２を流れる電流はＶＦ／几２となる。
ス・エミッタ順方向電圧ＶＦに他ならないから、抵抗Ｈ
Ｉ２を流れる電流はＶＦ／几２となる。
（１１）従って、抵抗１（＋１の両端電圧は、トランジ
スタＱ２のベース電流を無視すると、 Ｒｔ・ＶＦ／Ｒ
ｚとなる。
スタＱ２のベース電流を無視すると、 Ｒｔ・ＶＦ／Ｒ
ｚとなる。
（ｉｉｉ） 以上より％几ｌと几２の両端電圧のオロ、
即ちトランジスタＱｚのコレクタ・エミッタ電圧ＶＣｌ
２は となる。（１）〜（３）式より、出力電圧ＶＯＵＴは）
Ｌｓ Ｒｔ ＶＯＩＩＴ−２ＶＦ−（１＋面）ＶＦ−（１−π、）Ｖ
Ｆ ・・・・・・（４）となる。（４）式でｂ Ｒｘ／
Ｂ２ｗ１以下の適当な直とすれば、 ＶＯＵＴ 全Ｑ〜
ＶＦの任意の匝でクランプ出来る事になシ、これはトラ
ンジスタＱ３のコレクタ飽和の深さを自由に制御できる
事全意味する。
即ちトランジスタＱｚのコレクタ・エミッタ電圧ＶＣｌ
２は となる。（１）〜（３）式より、出力電圧ＶＯＵＴは）
Ｌｓ Ｒｔ ＶＯＩＩＴ−２ＶＦ−（１＋面）ＶＦ−（１−π、）Ｖ
Ｆ ・・・・・・（４）となる。（４）式でｂ Ｒｘ／
Ｂ２ｗ１以下の適当な直とすれば、 ＶＯＵＴ 全Ｑ〜
ＶＦの任意の匝でクランプ出来る事になシ、これはトラ
ンジスタＱ３のコレクタ飽和の深さを自由に制御できる
事全意味する。
集積回路では、Ｒ１／几２の様な抵抗比は高精度で実現
できる上、ＶＦは約０．７５Ｖの値を取るから、例えば
Ｖｏｔｒｒを、ＳＢＤ使用時の様に約０．４Ｖでクラン
プしようとすれば、几１／几２＝１．９と設計する事に
よシ容易に実現できる。この時、抵抗Ｒｘ、Ｒ２及びト
ランジスタＱ２は他のトランジスタ、抵抗と何ら変らな
い素子であるから５本発明全集積回路上に適用する場合
に、その製作工程に全く変更全必要とじな込のは明白で
ある。
できる上、ＶＦは約０．７５Ｖの値を取るから、例えば
Ｖｏｔｒｒを、ＳＢＤ使用時の様に約０．４Ｖでクラン
プしようとすれば、几１／几２＝１．９と設計する事に
よシ容易に実現できる。この時、抵抗Ｒｘ、Ｒ２及びト
ランジスタＱ２は他のトランジスタ、抵抗と何ら変らな
い素子であるから５本発明全集積回路上に適用する場合
に、その製作工程に全く変更全必要とじな込のは明白で
ある。
第４図は重両２の発明の第１の実施例の回路図である。
この実施例は、信号出力端子ＯＵＴにコレクタが接続し
エミッタが接地される第１のトランジスタＱ１と、エミ
ッタが前記信号出力端子ＯＵＴに接続しコレクタが信号
入力端子ＩＮに接続する第２のトランジスタＱ２と、第
２のトランジスタＱ２のコレクタとベースとの間に接続
される第１の抵抗比１と、第２のトランジスタＱ２のベ
ースとエミッタとの間に接続される第２の抵抗比２と、
信号入力端子ＩＮにベースが接続しｉｌのトランジスタ
Ｑ１のベースにエミッタが接続しコレクタが電源の一方
の電位端Ｖｃｃに接続する＄３のトランジスタＱ３と全
含み、第１のトランジスタＱ１のコレクタ飽和全抑制す
ることを特徴として構成される。
エミッタが接地される第１のトランジスタＱ１と、エミ
ッタが前記信号出力端子ＯＵＴに接続しコレクタが信号
入力端子ＩＮに接続する第２のトランジスタＱ２と、第
２のトランジスタＱ２のコレクタとベースとの間に接続
される第１の抵抗比１と、第２のトランジスタＱ２のベ
ースとエミッタとの間に接続される第２の抵抗比２と、
信号入力端子ＩＮにベースが接続しｉｌのトランジスタ
Ｑ１のベースにエミッタが接続しコレクタが電源の一方
の電位端Ｖｃｃに接続する＄３のトランジスタＱ３と全
含み、第１のトランジスタＱ１のコレクタ飽和全抑制す
ることを特徴として構成される。
この実施例は１本第２の発明全適用して第１図に示す従
来の回路を改良したものであり、ダイオードＤ３の代り
に第３のトランジスタＱ３を用いている。
来の回路を改良したものであり、ダイオードＤ３の代り
に第３のトランジスタＱ３を用いている。
信号入力端子ＩＮにｒＨＪレベルを印加し、トランジス
タＱ３とＱｌを導通させると、抵抗Ｒｔ。
タＱ３とＱｌを導通させると、抵抗Ｒｔ。
Ｒ２及びトランジスタＱ２による回路網により、トラン
ジスタＱ１のコレクタ電圧・即ち出力電圧れ、几１／几
２＝１．９とすれば、先の計算例の様に出力ｒＬＪレベ
ルは約ｏ、 、ｉ Ｖとなる。従って、トランジスタＱ
１のコレクタ・エミッタ電圧モ０．４ Ｖ以下にならず
、同トランジスタのコレクタ飽和は最小限に抑制され、
次に信号入力端子ＩＮにｒＬＪレベルを印加した時、速
やかにトランジスタＱｌはオフして信号出力端子ＯＵＴ
はＩｌｌレベルに急速に遷移する。因みに、出力ｒＨＪ
レベルはトランジスタＱｌ、Ｑ３がオフしているから、
抵抗比４には電流が流れず、従ってトランジスタＱ４と
ダイオードＤｓにより、ＶＯＵＴ同＝ＶＣＣ−２ＶＦの
所謂ＴＴＬ［ＨＪレベルとなる。
ジスタＱ１のコレクタ電圧・即ち出力電圧れ、几１／几
２＝１．９とすれば、先の計算例の様に出力ｒＬＪレベ
ルは約ｏ、 、ｉ Ｖとなる。従って、トランジスタＱ
１のコレクタ・エミッタ電圧モ０．４ Ｖ以下にならず
、同トランジスタのコレクタ飽和は最小限に抑制され、
次に信号入力端子ＩＮにｒＬＪレベルを印加した時、速
やかにトランジスタＱｌはオフして信号出力端子ＯＵＴ
はＩｌｌレベルに急速に遷移する。因みに、出力ｒＨＪ
レベルはトランジスタＱｌ、Ｑ３がオフしているから、
抵抗比４には電流が流れず、従ってトランジスタＱ４と
ダイオードＤｓにより、ＶＯＵＴ同＝ＶＣＣ−２ＶＦの
所謂ＴＴＬ［ＨＪレベルとなる。
第５図は型巣２の発明の第２の実施例の回路図である。
この実施例は相補型ＭＯ８）ランジスタとバイポーラト
ランジスタが混在する回路に型巣２の発明全適用しｔも
ので、ダイオードＤ４０カソードを第４図の信号入力端
子ＩＮに対応させ、抵抗比３の代りにＮチャンネルＭＯ
ＳトランジスタＱ７ｅ用いたと考えると、第４図に示す
回路と対応する。
ランジスタが混在する回路に型巣２の発明全適用しｔも
ので、ダイオードＤ４０カソードを第４図の信号入力端
子ＩＮに対応させ、抵抗比３の代りにＮチャンネルＭＯ
ＳトランジスタＱ７ｅ用いたと考えると、第４図に示す
回路と対応する。
ＭＯＳ）ランジスタＱｓ、Ｑｓは相補型のインバータを
構成する。このインバータによシトランジスタＱ３のベ
ース電位をｒＨＪまたはｒＬＪに変化される。抵抗Ｒ５
，ダイオードＤ４は、トランジスタＱ３のベース電流及
び抵抗Ｒｉ、Ｒ２，）ランジスタＱ２への電流の制御を
行なうために挿入されたものである。
構成する。このインバータによシトランジスタＱ３のベ
ース電位をｒＨＪまたはｒＬＪに変化される。抵抗Ｒ５
，ダイオードＤ４は、トランジスタＱ３のベース電流及
び抵抗Ｒｉ、Ｒ２，）ランジスタＱ２への電流の制御を
行なうために挿入されたものである。
信号入力端子ＩＮがｒＬＪレベル（通常接地電位）の時
、トランジスタＱ６がオフ、トランジスタＱ５がオンし
て、ダイオードＤ４のカソード電位は上昇し、トランジ
スタＱ１．Ｑ３がオンすると、約２Ｖｒでクランプされ
る一方、抵抗几ｌ。
、トランジスタＱ６がオフ、トランジスタＱ５がオンし
て、ダイオードＤ４のカソード電位は上昇し、トランジ
スタＱ１．Ｑ３がオンすると、約２Ｖｒでクランプされ
る一方、抵抗几ｌ。
１（２及びトランジスタＱ２の回路網により出力電圧は
ＴＴＬｒＬＪレベルとなる。
ＴＴＬｒＬＪレベルとなる。
一方、信号入力端子ＩＮがｒＨＪレベル（通常ＶＤＤ電
位）の時は、トランジスタＱ５がオフ、トランジスタＱ
６がオンする為、ダイオードＤ４のカソードはほぼ接地
亀位迄降下し、トランジスタＱｌ、Ｑａ及びＱ２はすべ
てオフする。従って。
位）の時は、トランジスタＱ５がオフ、トランジスタＱ
６がオンする為、ダイオードＤ４のカソードはほぼ接地
亀位迄降下し、トランジスタＱｌ、Ｑａ及びＱ２はすべ
てオフする。従って。
信号出力端子ＯＵＴは磁気的に「浮いた」状態となる為
１通常は出力端子ＯＵＴとＶＤＤとの間に抵抗を接続し
、同端子をほぼＶＤＤのｒＨＪレベルとする使用法が取
られる。
１通常は出力端子ＯＵＴとＶＤＤとの間に抵抗を接続し
、同端子をほぼＶＤＤのｒＨＪレベルとする使用法が取
られる。
上記は所謂オーブンコレクタのＴＴＬ出力回路と呼ばれ
る回路と同等の特性を有する事が以上の説明で明らかで
ある。
る回路と同等の特性を有する事が以上の説明で明らかで
ある。
第５図の実施例でＩ／ｉ、＃作工程の簡単なＭＯＳトラ
ンジスタとの混在回路の為、ＳＢＤの付加による工程の
増加や複雑化全行なっては利点が少なく、本発明の効果
の一つである工程の未変更がより大きな長所となる。
ンジスタとの混在回路の為、ＳＢＤの付加による工程の
増加や複雑化全行なっては利点が少なく、本発明の効果
の一つである工程の未変更がより大きな長所となる。
上記実施例ではＮＰＮ）ランジスタを用いたが、ＰＮＰ
）ランジスタを用いても同様に実施でき、同等の効果
が得られることは明らかである。
）ランジスタを用いても同様に実施でき、同等の効果
が得られることは明らかである。
（発明の効果）
以上詳細に説明したように５本発明によれば、製作工程
の増加を伴うことなく集積論理回路内のトランジスタの
コレクタ飽和を抑制できるコレクタ飽和抑制回路が得ら
れる。
の増加を伴うことなく集積論理回路内のトランジスタの
コレクタ飽和を抑制できるコレクタ飽和抑制回路が得ら
れる。
第１図は従来のＴＴＬ回路の一例の出力段の回略図、第
２図は第１図に示すトランジスタＱ１の電荷蓄積効果を
減少させた出力段の回路図、第３図は水弟４の発明の一
実施例の回路図、第４図は水弟２の発明の第１の実施例
の回路図、第５図は水弟２の発明の第２の実施例の回路
図である。 Ｄｌ・・・・・・ダイオード、Ｄ２・・・・・・シ目ッ
トキバリアダイオード、Ｄａ、Ｄ４・・・・・・ダイオ
ード、ＩＮ・・・・−・信号入力端子、ＯＵＴ・・・・
・・信号出力副子、Ｑ１〜Ｑ４・・・・・・ＮＰＮ）ラ
ンジスタ、Ｑ５〜Ｑ７・・・・・・ＭＯＳ トランジス
タ、１′Ｌ１〜几５・・・・・・抵抗。 ￥−＝３０ １゜ 第ダ回
２図は第１図に示すトランジスタＱ１の電荷蓄積効果を
減少させた出力段の回路図、第３図は水弟４の発明の一
実施例の回路図、第４図は水弟２の発明の第１の実施例
の回路図、第５図は水弟２の発明の第２の実施例の回路
図である。 Ｄｌ・・・・・・ダイオード、Ｄ２・・・・・・シ目ッ
トキバリアダイオード、Ｄａ、Ｄ４・・・・・・ダイオ
ード、ＩＮ・・・・−・信号入力端子、ＯＵＴ・・・・
・・信号出力副子、Ｑ１〜Ｑ４・・・・・・ＮＰＮ）ラ
ンジスタ、Ｑ５〜Ｑ７・・・・・・ＭＯＳ トランジス
タ、１′Ｌ１〜几５・・・・・・抵抗。 ￥−＝３０ １゜ 第ダ回
Claims (1)
- 【特許請求の範囲】 １１） 信号出力端子にコレクタが接続しエミッタが接
地される第１のトランジスタと、エミッタが前記信号出
力端子に接続しコレクタが信号入力端子に接続する第２
のトランジスタと、該第２のトランジスタのコレクタと
ベースとの間に接続される第１の抵抗と、前記第２のト
ランジスタのベースとエミッタとの間に接続される第２
の抵抗と、前記信号入力端子にアノードが接続され前８
己第１のトランジスタのベースにカソードが接続される
ダイオードとを含み前記第１のトランジスタのコレクタ
飽和を抑制することを特徴とするコレクタ飽和抑制回路
。 （２）信号出力端子にコレクタが接続しエミッタが接地
される第１のトランジスタと、エミッタが前記信２号出
力端子に接続しコレクタが信号入力端子に接続する第２
のトランジスタと、該第２のトランジスタのコレクタと
ベースとの間に接続される第１の抵抗と、前記第２のト
ランジスタのベースとエミッタとの間に接続される第２
の抵抗と、前記信号入力端子にベースが接続し前記第１
のトランジスタのベースにエミッタが接続しコレクタが
電源の一方の電位端に接続する第３のトランジスタとを
含み、前記第１のトランジスタのコレクタ飽和を抑制す
ることを特徴とするコレクタ飽和抑制回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247013A JPS60141011A (ja) | 1983-12-28 | 1983-12-28 | コレクタ飽和抑制回路 |
| US07/015,512 US4713561A (en) | 1983-12-28 | 1987-02-10 | Transistor circuit with controlled collector saturation voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58247013A JPS60141011A (ja) | 1983-12-28 | 1983-12-28 | コレクタ飽和抑制回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60141011A true JPS60141011A (ja) | 1985-07-26 |
Family
ID=17157092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58247013A Pending JPS60141011A (ja) | 1983-12-28 | 1983-12-28 | コレクタ飽和抑制回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4713561A (ja) |
| JP (1) | JPS60141011A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701638A (en) * | 1985-06-24 | 1987-10-20 | Sgs Microelettronica S.P.A. | Antisaturation circuit for integrated PNP transistor |
| US11112568B2 (en) | 2005-06-08 | 2021-09-07 | Commscope, Inc. Of North Carolina | Connectorized fiber optic cabling assembly |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4970414A (en) * | 1989-07-07 | 1990-11-13 | Silicon Connections Corporation | TTL-level-output interface circuit |
| KR920010212B1 (ko) * | 1989-12-29 | 1992-11-21 | 삼성전자 주식회사 | 바이씨모스 ttl레벨 출력구동회로 |
| US5206546A (en) * | 1990-03-16 | 1993-04-27 | Hitachi, Ltd. | Logic circuit including variable impedance means |
| US5034632A (en) * | 1990-06-19 | 1991-07-23 | National Semiconductor Corporation | High speed TTL buffer circuit and line driver |
| US5059555A (en) * | 1990-08-20 | 1991-10-22 | National Semiconductor Corporation | Method to fabricate vertical fuse devices and Schottky diodes using thin sacrificial layer |
| US5212102A (en) * | 1990-08-22 | 1993-05-18 | National Semiconductor Corporation | Method of making polysilicon Schottky clamped transistor and vertical fuse devices |
| US5371525A (en) * | 1990-11-30 | 1994-12-06 | Kyocera Corporation | Image head |
| JP2768855B2 (ja) * | 1991-01-29 | 1998-06-25 | 株式会社東芝 | 半導体装置 |
| EP0580921B1 (en) * | 1992-07-28 | 1998-10-07 | STMicroelectronics S.r.l. | Control of saturation of integrated bipolar transistors |
| EP0621693B1 (en) * | 1993-04-19 | 1998-07-01 | Koninklijke Philips Electronics N.V. | BiCMOS output driver circuit |
| DE4321483C2 (de) * | 1993-06-28 | 1995-04-20 | Siemens Ag | Leitungstreiberschaltstufe in Stromschaltertechnik |
| US5481216A (en) * | 1994-05-31 | 1996-01-02 | National Semiconductor Corporation | Transistor drive circuit with shunt transistor saturation control |
| US6069491A (en) * | 1997-02-17 | 2000-05-30 | Siemens Aktiengesellschaft | Integrated buffer circuit |
| DE19706069C1 (de) * | 1997-02-17 | 1998-07-02 | Siemens Ag | Integrierte Buffer-Schaltung |
| US5883531A (en) * | 1997-08-18 | 1999-03-16 | National Semiconductor Corporation | Universal serial bus driver having MOS transistor gate capacitor |
| DE19803270A1 (de) * | 1998-01-29 | 1999-08-05 | Thomson Brandt Gmbh | Schaltung zum Ansteuern eines Schalttransistors |
| US6281730B1 (en) | 1999-05-13 | 2001-08-28 | National Semiconductor Corporation | Controlled slew rate driver |
| US6262898B1 (en) | 1999-09-27 | 2001-07-17 | Deutsche Thomson-Brandt Gmbh | Circuit for driving a switching transistor |
| US6991367B2 (en) * | 2003-11-04 | 2006-01-31 | Raytheon Company | Integrated thermal sensor for microwave transistors |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011556A (ja) * | 1973-05-30 | 1975-02-06 | ||
| JPS54128261A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Interface circuit |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3461314A (en) * | 1965-10-13 | 1969-08-12 | Philco Ford Corp | High speed antisaturating transistorized inverter |
| US3544808A (en) * | 1967-03-25 | 1970-12-01 | Nippon Telegraph & Telephone | High speed saturation mode switching circuit for a capacitive load |
| US3614467A (en) * | 1970-06-22 | 1971-10-19 | Cogar Corp | Nonsaturated logic circuits compatible with ttl and dtl circuits |
| US3736572A (en) * | 1970-08-19 | 1973-05-29 | Cogar Corp | Bipolar driver for dynamic mos memory array chip |
| US3868517A (en) * | 1973-06-15 | 1975-02-25 | Motorola Inc | Low hysteresis threshold detector having controlled output slew rate |
| US3858059A (en) * | 1973-08-01 | 1974-12-31 | Litton Business Systems Inc | High speed driver circuit |
| US4045689A (en) * | 1976-06-01 | 1977-08-30 | National Semiconductor Corporation | Circuit for squaring the transfer characteristics of a ttl gate |
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| US4454432A (en) * | 1981-09-09 | 1984-06-12 | Harris Corp. | Power efficient TTL buffer for driving large capacitive loads |
| US4527078A (en) * | 1982-08-23 | 1985-07-02 | Signetics Corporation | Signal translator with supply voltage compensation particularly for use as interface between current tree logic and transistor-transistor logic |
| US4501979A (en) * | 1982-08-30 | 1985-02-26 | Motorola, Inc. | Current amplifier having multiple selectable outputs |
-
1983
- 1983-12-28 JP JP58247013A patent/JPS60141011A/ja active Pending
-
1987
- 1987-02-10 US US07/015,512 patent/US4713561A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011556A (ja) * | 1973-05-30 | 1975-02-06 | ||
| JPS54128261A (en) * | 1978-03-29 | 1979-10-04 | Hitachi Ltd | Interface circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4701638A (en) * | 1985-06-24 | 1987-10-20 | Sgs Microelettronica S.P.A. | Antisaturation circuit for integrated PNP transistor |
| US11112568B2 (en) | 2005-06-08 | 2021-09-07 | Commscope, Inc. Of North Carolina | Connectorized fiber optic cabling assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| US4713561A (en) | 1987-12-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60141011A (ja) | コレクタ飽和抑制回路 | |
| JPH0358619A (ja) | エミッタフォロワ回路 | |
| JPH0287819A (ja) | ＢｉＣＭＯＳ論理回路 | |
| JP3414802B2 (ja) | ディジタル電流スイッチ | |
| JPH07235868A (ja) | 電流バッファ回路 | |
| US4883975A (en) | Schmitt trigger circuit | |
| JPH0482319A (ja) | 論理回路 | |
| EP0645890B1 (en) | BiCMOS logic circuit | |
| US4501974A (en) | Pulse stretching and level shifting circuit | |
| JP3322600B2 (ja) | 電流調整回路 | |
| JPH03156967A (ja) | 出力回路 | |
| JPH07303037A (ja) | エミッタ結合型論理回路 | |
| JPS63169117A (ja) | 電流パルス発生回路 | |
| JP2000323935A (ja) | 高耐圧出力回路 | |
| JP2998334B2 (ja) | Ｅｃｌ型半導体集積回路装置 | |
| KR930007564B1 (ko) | Fet 풀다운 부하를 가지는 ecl 회로 | |
| JP3461879B2 (ja) | 半導体集積回路 | |
| JPH03225402A (ja) | 定電圧発生回路 | |
| JP2806369B2 (ja) | Ｅｃｌ回路 | |
| JPH08256049A (ja) | バイポーラトランジスタ出力回路 | |
| JPH01177716A (ja) | 出力回路 | |
| JPH0331010B2 (ja) | ||
| JPH04100315A (ja) | 論理回路 | |
| JPS60109922A (ja) | 半導体集積回路 | |
| JPH0231528B2 (ja) |