JPS60140600A - Nonvolatile memory device - Google Patents
Nonvolatile memory deviceInfo
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- JPS60140600A JPS60140600A JP58245229A JP24522983A JPS60140600A JP S60140600 A JPS60140600 A JP S60140600A JP 58245229 A JP58245229 A JP 58245229A JP 24522983 A JP24522983 A JP 24522983A JP S60140600 A JPS60140600 A JP S60140600A
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- nonvolatile memory
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- memory cell
- memory device
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
Description
【発明の詳細な説明】
(発明の技術分野)
この発明は不揮発性メモリ装置に係り、特に、その不揮
発性メモリ領域に関′するものである。DETAILED DESCRIPTION OF THE INVENTION (Technical Field of the Invention) The present invention relates to a nonvolatile memory device, and particularly to a nonvolatile memory area thereof.
(従来技術)
従来、入力されたデータを書込む動作、その書込まれた
入力データを任意に消去する動作又は書込まれた入力デ
ータを任意に読出す動作をすることが可能である不揮発
性メモリ装置は、その不揮発性メモリ装置を使用する使
用者が利用できる周辺回路及び不揮発性メモリ領域のみ
により構成され、かつ、不揮発性メモリ領域における全
てのメモリセルに対する書込み、又は、読出し動作に対
する試験を実行していた。(Prior Art) Conventionally, nonvolatile devices are capable of writing input data, arbitrarily erasing the written input data, or arbitrarily reading the written input data. A memory device consists of only peripheral circuits and a nonvolatile memory area that can be used by the user of the nonvolatile memory device, and is tested for write or read operations on all memory cells in the nonvolatile memory area. was running.
しかしながら、上記不揮発性メモリ装置における不揮発
性メモリ領域のみにおいては、その全ての不揮発性メモ
リセルに対する書込み又は読出し試験を実行しなければ
ならないために、その試験時間が極めて長いデータの書
込み又は読出し試験を2回実行しないと、正確なアクセ
スタイム等の交流試験及び全ての不揮発性メモリセルに
対する書込み試験が実行不可能であシ、また、上記全て
の不揮発性メモリセルに対する書込みを実行した後にお
いては、ピット線等が断線しているか否か等の点検が不
可能であるという欠点を有していた。However, in only the nonvolatile memory area of the nonvolatile memory device, a write or read test must be performed on all nonvolatile memory cells, so the data write or read test takes an extremely long time. Unless executed twice, AC tests such as accurate access time and write tests for all non-volatile memory cells cannot be performed, and after writing to all the non-volatile memory cells mentioned above, This method has the disadvantage that it is impossible to check whether pit lines or the like are broken or not.
(発明の目的)
この発明の目的は、従来技術に認められた上記問題点を
解決するための簡単な回路を得ることにある。(Object of the invention) The object of the invention is to obtain a simple circuit for solving the above-mentioned problems recognized in the prior art.
(発明の概要)
この発明の要点は不揮発性メモリ装置における不揮発性
メモリ領域内に設けられた通常の状態において使用され
る不揮発性メモリセルの他に不揮発性メモリセルに対す
る試験が実行される時に選択することが可能であるよう
にされた不揮発性メモリセルを設けたことにある。(Summary of the Invention) The main point of the present invention is that in addition to nonvolatile memory cells provided in a nonvolatile memory area of a nonvolatile memory device and used in a normal state, selection is made when a test is performed on nonvolatile memory cells. The present invention provides a non-volatile memory cell capable of
(発明の実施例)
以下、この発明の実施例を添付の図面を引用して説明す
る。(Embodiments of the invention) Examples of the invention will be described below with reference to the accompanying drawings.
第1図は従来のFAMO8(フローティングゲートなだ
れ注入金属酸化物半導体)型の不揮発性メモリ装置にお
ける不揮発性メモリ領域及びその近傍を示す回路図であ
る。FIG. 1 is a circuit diagram showing a nonvolatile memory region and its vicinity in a conventional FAMO8 (floating gate avalanche injection metal oxide semiconductor) type nonvolatile memory device.
図において、lOは不揮発性メモリ領域を示し、1 1
、 12 、 ・= 、I n 、21 、 22
、− 、2 n 。In the figure, lO indicates a non-volatile memory area, 1 1
, 12 , ・= , I n , 21 , 22
,-,2n.
・・・、・・・、ml、m2.・・・、mnは不揮発性
メモリセルである。..., ..., ml, m2. ..., mn are nonvolatile memory cells.
・ 上記不揮発性メモリセルは入力データの書込みがな
されていない状態(初期状態)においては、約1.5
Vのしきい値電圧値を具有し、そのゲートに約21V及
びそのドレインに約15Vの書込み電圧を印加すること
により、約6vのしきい値電圧に変化する。- The non-volatile memory cell has approximately 1.5
It has a threshold voltage value of V and is changed to a threshold voltage of about 6V by applying a write voltage of about 21V to its gate and about 15V to its drain.
次に、上記装置の動作を説明する。Next, the operation of the above device will be explained.
上記不揮発性メモリ装置にあっては、入力データの書込
みがなされていない状態における不揮発性メモリセルは
入力データ11〃、既に書込まれた不揮発性メモリセル
は入力データ10“により動作する。In the nonvolatile memory device, the nonvolatile memory cells in which no input data has been written operate with the input data 11'', and the nonvolatile memory cells that have already been written operate with the input data 10''.
不揮発性メモリセルにおけるゲートはワード線W、 、
W、 、・・・、 Wnのうちのいずれかの1イ町と
接続され、上記メモリセルにおけるドレインはビット線
Bl + B2 +・・・、Bn のうちのいずれかの
1イ市と接続され、上記メモリセルにおけるソースは共
通接地電源Vsaに接続され、そして、ワード線、ビッ
ト線により不揮発性メモリセルに対する選択が実行され
る。The gates of nonvolatile memory cells are word lines W, ,
The drain of the memory cell is connected to any one of the bit lines Bl+B2+...,Bn. , the sources of the memory cells are connected to a common ground power supply Vsa, and selection of nonvolatile memory cells is performed by word lines and bit lines.
D、 、 D、 、・・・1.・・・、Dnはワード線
を選択するワードデコーダ(語解読器)のブロックを示
し、入力されるアドレスバッファ出方及びプリデコーダ
出力によ91個のワードデコーダが選択され、不揮発性
メモリに対する書込み動作時において21V1同様に、
読込み動作時には5v%また、1個のワードデコーダも
選択されない1非選択“の場合にはOvの電圧が各々出
力される回路により構成される。不揮発性メモリに対す
る書込み動作は、アドレス入力により、複数個のワード
線のうちのいずれか1個のワード線と複数個のビット線
のうちのいずれか1個のビット線とが選択され、入力デ
ータ11“を書込む動作時においては、ビット線からの
書込み電圧が印加されない。また、入力データ10〃を
書込む動作時においては、不揮発性メモリセルのドレイ
ンに書込み電圧を印加し、約1mAの電流を流すことに
より実行される。D, , D, ,...1. ..., Dn indicates a word decoder block that selects a word line, and 91 word decoders are selected according to the input address buffer output and predecoder output, and write to nonvolatile memory is performed. In operation, like 21V1,
It is configured with a circuit that outputs a voltage of 5v% during a read operation, and a voltage of 0v when no word decoder is selected. Any one word line out of the word lines and any one bit line out of the plurality of bit lines are selected, and when the input data 11'' is written, from the bit line No write voltage is applied. Further, the operation of writing input data 10 is performed by applying a write voltage to the drain of the nonvolatile memory cell and causing a current of about 1 mA to flow.
また、不揮発性メモリよりの読出し動作は、メモリセル
に対する書込み動作と同様にして、不揮発性メモリセル
の選択が実行され、不揮発性メモリセルにおけるゲート
電圧5Vに対し、入力データがまだ書込まれていない状
態における不揮発性メモリセルはONの状態となシ、既
に入力データが書込まれた状態における不揮発性メモリ
セルはOFFの状態となシ、選択されたピント線よりそ
の状態が出力される。In addition, in a read operation from a non-volatile memory, the selection of a non-volatile memory cell is executed in the same way as a write operation to a memory cell, and input data is not yet written to the gate voltage of 5V in the non-volatile memory cell. A non-volatile memory cell in a state where input data is not present is in an ON state, and a non-volatile memory cell in a state in which input data has already been written is in an OFF state, and that state is output from the selected focus line.
第2図はこの発明における一実施例を示す回路図である
。FIG. 2 is a circuit diagram showing one embodiment of the present invention.
図において、2oはこの発明における一実施例により設
けられた不揮発性メモリ領域を示す。そして、上記不揮
発性メモリにおけるゲートはワード線WDに接続され、
また、そのト°レインは複数個のビット線BI + B
2 r・・・、・・・、Bmのうちのいずれが1個に接
続され、そして、そのソースは共通接地電源V8gに接
続されている。In the figure, 2o indicates a nonvolatile memory area provided according to one embodiment of the present invention. The gate of the nonvolatile memory is connected to the word line WD,
In addition, the train has multiple bit lines BI + B
2r...,..., Bm is connected to one, and its source is connected to the common ground power supply V8g.
DDはワード線WDを選択するワードデコーダのブロッ
クでワードデコーダD、と同一の入力、がっ、同−の形
状を具有する。DD is a word decoder block that selects the word line WD, and has the same input and shape as the word decoder D.
次に、動作の説明をする。Next, the operation will be explained.
入力端子50は不揮発性メモリにおけるメモリ状態を制
御する入力端子であシ、上記不揮発性メモリが通常に動
作している状態において、OV〜10Vの印加される電
圧により2用される。The input terminal 50 is an input terminal for controlling the memory state of the non-volatile memory, and is used by applying a voltage of OV to 10 V when the non-volatile memory is normally operating.
40は高しきい値バッファを示し、入力端子50への印
加電圧が10v以上の場合に端子80に’HIGH”(
電圧5V)レベル(以下、’ HIIと略記する。)、
@LOW’(電圧OV)レベル(以下、1L〃と略記す
る。)を出力する。Reference numeral 40 indicates a high threshold buffer, which outputs 'HIGH' (
Voltage 5V) level (hereinafter abbreviated as 'HII),
@LOW' (voltage OV) level (hereinafter abbreviated as 1L) is output.
30はインバータであり、端子80の状態Hレベル(5
V)、Lレベル(Ov)を反転して、端子90にLL/
ペル(OV )、Hレベル(5V)を出力する。30 is an inverter, and the state of the terminal 80 is H level (5
V), L level (Ov) is inverted and LL/ is connected to the terminal 90.
Outputs Pel (OV) and H level (5V).
トランジスタ60.70はしきい値約IVのNチャネル
エンハンスメント形のトランジスタである。他の部分に
おける構成は第1図に示す従来例と同一である。Transistors 60, 70 are N-channel enhancement type transistors with a threshold of about IV. The configuration of other parts is the same as the conventional example shown in FIG.
上記不揮発性メモリ装置における通常の動作は、入力端
子5 C)KはIOV以下の電圧が印加されているため
、端子80はLレベル、端子9oはHレベルとなる。そ
れに対応して、トランジスタ6゜はOFFの状態、トラ
ンジスタ7oはONの状態となる。そのため、ワード線
WDはアドレス入力に無関係に1非選択“となシ、第1
図に示す従来例と同様の動作を行なう。In the normal operation of the nonvolatile memory device, since a voltage lower than IOV is applied to the input terminal 5C), the terminal 80 is at L level and the terminal 9o is at H level. Correspondingly, transistor 6° is turned off and transistor 7o is turned on. Therefore, the word line WD remains 1 unselected regardless of the address input.
The same operation as the conventional example shown in the figure is performed.
次に、入力端子50に、10v以上の電圧を印加した場
合においては、高しきい値バッファ4゜ldHレベル、
インバータ30からの出力はLレベルとなるため、トラ
ンジスタ60はONの状態、トランジスタ70はOFF
の状態となる。この場合において、ワード線W、はアド
レスに無関係に1非選択“の状態となシ、ワードデコー
ダD2トDDとは同一の入力、かつ、同一の形状により
構成されているため、ワードデコーダD2が選択される
アドレス入力の時には、ワードデコーダDDが選択され
、不揮発性メモリセル12,22.・・・、・・・、m
2は不揮発性メモリセルID、2D、・・・、・・・、
mDによシ置換され動作する。Next, when a voltage of 10 V or more is applied to the input terminal 50, the high threshold buffer 4°ldH level,
Since the output from the inverter 30 is at L level, the transistor 60 is in the ON state and the transistor 70 is in the OFF state.
The state will be as follows. In this case, the word line W is in the "1 unselected" state regardless of the address, and the word decoders D2 and DD are configured with the same input and the same shape, so the word decoders D2 and DD are configured with the same input and the same shape. When the selected address is input, the word decoder DD is selected and the nonvolatile memory cells 12, 22, . . . , m
2 is a non-volatile memory cell ID, 2D,...,...
It works after being replaced by mD.
ワード線W2に接続される不揮発性メモリセルが全て書
込まれる場合においては、MOS(金属酸化物半導体)
から成るトランジスタ60は削除することが可能となる
。When all nonvolatile memory cells connected to word line W2 are written, MOS (metal oxide semiconductor)
The transistor 60 consisting of the above can be omitted.
上記の場合において、入力端子50に107以上の電圧
が印加される時には、ワード線W2に接続される不揮発
性メモリセルとワード線WDに接続される不揮発性メモ
リセルは同時に選択されるが、ワード線W2に接続され
た不揮発性メモリセルは既に書込みをされた状態である
ために、ワード線wDに接続された不揮発性メモリセル
のみに対する書込み動作又は読出し動作が実行される。In the above case, when a voltage of 107 or more is applied to the input terminal 50, the nonvolatile memory cells connected to the word line W2 and the nonvolatile memory cells connected to the word line WD are simultaneously selected, but the word Since the nonvolatile memory cells connected to line W2 have already been programmed, write or read operations are performed only on the nonvolatile memory cells connected to word line wD.
なお、この実施例においては、ワード線1個に対応する
試験用メモリセルを設けた例であるが、MOS(金属酸
化物半導体)から成るトランジスタ60.70をデコー
ダ回路入力におけるプリデコーダ回路又はアドレスバッ
フア回路に挿入することにより、或いはプリデコーダ若
しくはアドレスバッファを設けることによシ試験用ワー
ド線又は試験用メモリセルを設けることが可能となるこ
とは自明であろう。Although this embodiment is an example in which a test memory cell corresponding to one word line is provided, the transistors 60 and 70 made of MOS (metal oxide semiconductor) are used as a pre-decoder circuit or an address in the decoder circuit input. It is obvious that test word lines or test memory cells can be provided by inserting them into a buffer circuit or by providing a predecoder or an address buffer.
(発明の効果)
以上、説明したように、この発明によれば、不揮発性メ
モリ装置において、使用者が利用可能である不揮発性メ
モリ領域の他に、入力端子に定格外の電圧を印加するこ
とにより選択することの可能である不揮発性メモリ領域
を設けたため、通常使用される全ての不揮発性メモリセ
ルに対する書込み試験を実行した後においても、入力デ
ータがいまだに書込まれていない状態(J//)、又は
既に書込まれている状態(′0“)の双方の入力データ
の読出し動作が出来るため、不揮発性メモリの試験時に
おける入力データの書込み工程が1回で終了し、その試
験時間を大幅に短縮可能であるという利点を有する。(Effects of the Invention) As described above, according to the present invention, in a nonvolatile memory device, in addition to the nonvolatile memory area available to the user, it is possible to apply an unrated voltage to the input terminal. Since we have provided a non-volatile memory area that can be selected by ) or the already written state ('0''), the input data writing process during nonvolatile memory testing can be completed in one go, reducing the testing time. It has the advantage that it can be significantly shortened.
また、不揮発性メモリ領域を全てのビット線の遠端に設
けることにより、全ての不揮発性メモリセルに対する書
込み試験を実行した後において、不揮発性メモリセルの
ONである状態を読出すことが可能でちゃ、全てのピッ
ト線等に対する断線等の点検が可能であるという利点も
する。Furthermore, by providing a non-volatile memory area at the far end of all bit lines, it is possible to read the ON state of the non-volatile memory cells after performing a write test on all non-volatile memory cells. Another advantage is that it is possible to inspect all pit lines, etc. for disconnections.
更に、使用者が利用可能である不揮発性メモリ領域の他
に不揮発性メモリ領域を具備するため、パッケージに組
立てた後においては、不揮発性メモリセルに対する書込
み試験の実行が不可能である入力データを消去すること
が不可能であるワンタイムEFROM等の場合において
も、パッケージに組立てた後に設けられた不揮発性メモ
リ領域を用いて、メモリセルに対する書込み試験を実行
することが可能であフワンタイムEPROM(消去及び
プログラム可能読出し専用メモリ)等の信頼性を向上さ
せることができるという優れた数々の利点を具有するも
のである。Furthermore, since a non-volatile memory area is provided in addition to the non-volatile memory area available to the user, it is not possible to write input data to non-volatile memory cells after assembly into a package. Even in the case of a one-time EFROM, etc., which cannot be erased, it is possible to perform a write test on the memory cell using the non-volatile memory area provided after assembling the package. It has a number of outstanding advantages, such as improving the reliability of memory devices (such as memory devices and programmable read-only memories).
第1図は従来の不揮発性メモリ装置におけるメモリ領域
及びその近傍を示す回路ブロック図、第2図はこの発明
における一実施例による不揮発性メモリ装置におけるメ
モリ領域及びその近傍を示す回路ブロック図である。
10・・・不揮発性メモリ領域、20・・・新規に設け
られた不揮発性メモリ領域、30・・・インバータ、4
0・・・高しきい値バッファ、50・・・不揮発性メモ
リの状態を制御する入力端子、60.70・・・トラン
ジスタ、80.90=・・端子、Bl r B2+”’
J 川p Bm・・・ビット線、W、、w、、・・・
、・・・、 Wn 、 WD・・・ワードa 、D、
、 D2 、・・・、・・・、pD・・・ワードデコー
ダブロック。
手続補正書
昭和59年7月16日
特許庁長官志賀 学 殿
1、事件の表示
昭和58年 特 許 願第245229 号2、発明の
名称
不揮発性メモリ装置
3、補正をする者
事件との関係 特 許 出願人
(029)沖電気工業株式会社
4、代理人
5、補正命令の日付 昭和 年 月 日(自発)6、補
正の対象
明細書の発明の詳細な説明の欄
7、補正の内容
別紙の通り
7 補正の内容
1)明細書7頁6行「1ovの印加される電圧により使
用される。」を「1oVの電圧が印加される。」と訂正
する。
2)同8頁1行「1oV以下」ヲ「通常10V以下」と
訂正する。FIG. 1 is a circuit block diagram showing a memory area and its vicinity in a conventional nonvolatile memory device, and FIG. 2 is a circuit block diagram showing a memory area and its vicinity in a nonvolatile memory device according to an embodiment of the present invention. . DESCRIPTION OF SYMBOLS 10... Nonvolatile memory area, 20... Newly provided nonvolatile memory area, 30... Inverter, 4
0...High threshold buffer, 50...Input terminal for controlling the state of non-volatile memory, 60.70...Transistor, 80.90=...Terminal, Bl r B2+"'
J river p Bm... bit line, W,, w,,...
,..., Wn, WD...word a, D,
, D2,...,..., pD... Word decoder block. Procedural amendment July 16, 1980 Manabu Shiga, Commissioner of the Patent Office1, Indication of the case 1982 Patent Application No. 2452292, Name of the invention Non-volatile memory device3, Person making the amendment Relationship to the case Patent Applicant (029) Oki Electric Industry Co., Ltd. 4, Agent 5, Date of amendment order: 1925, Month, Day (voluntary) 6, Column 7 for detailed explanation of the invention in the specification to be amended, Contents of the amendment attached. Correct 7 Correction details 1) On page 7, line 6 of the specification, "Used with an applied voltage of 1 oV." is corrected to "A voltage of 1 oV is applied." 2) On page 8, line 1, "1oV or less" is corrected to "Normally 10V or less."
Claims (1)
報に対して入力データの書込み又は読出し動作をするこ
とができるようにされた不揮発性メモリ装置において、
該不揮発性メモリ装置が通常に動作をしている状態にお
いて選択される不揮発性メ七す領域を設け、かつ、少な
くとも1個の入力端子に上記不揮発性メモリ装置が通常
に動作をしている状態において印加される入力電圧以上
の電圧を印加することによってのみ選択されるようにさ
れたワード”線によシ駆動される不揮発性メモリセルを
全てのビット線に少なくとも1個設けたことを特徴とす
る不揮発性メモリ装置。(1) In a nonvolatile memory device that is capable of writing or reading input data for input information input from a plurality of input terminals,
A nonvolatile memory area is provided that is selected when the nonvolatile memory device is operating normally, and at least one input terminal is connected to the nonvolatile memory device when the nonvolatile memory device is operating normally. The bit line is characterized in that at least one nonvolatile memory cell is provided on every bit line and is driven by a word line that is selected only by applying a voltage higher than the input voltage applied to the bit line. Non-volatile memory device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58245229A JPS60140600A (en) | 1983-12-28 | 1983-12-28 | Nonvolatile memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58245229A JPS60140600A (en) | 1983-12-28 | 1983-12-28 | Nonvolatile memory device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60140600A true JPS60140600A (en) | 1985-07-25 |
Family
ID=17130570
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58245229A Pending JPS60140600A (en) | 1983-12-28 | 1983-12-28 | Nonvolatile memory device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60140600A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5017978A (en) * | 1989-03-31 | 1991-05-21 | U.S. Philips Corp. | EPROM having a reduced number of contacts |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
-
1983
- 1983-12-28 JP JP58245229A patent/JPS60140600A/en active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5585957A (en) * | 1978-11-25 | 1980-06-28 | Fujitsu Ltd | Logic circuit for test bit selection |
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US5017978A (en) * | 1989-03-31 | 1991-05-21 | U.S. Philips Corp. | EPROM having a reduced number of contacts |
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