JPS60140598A - 半導体回路 - Google Patents
半導体回路Info
- Publication number
- JPS60140598A JPS60140598A JP58250593A JP25059383A JPS60140598A JP S60140598 A JPS60140598 A JP S60140598A JP 58250593 A JP58250593 A JP 58250593A JP 25059383 A JP25059383 A JP 25059383A JP S60140598 A JPS60140598 A JP S60140598A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- vpp
- output
- power supply
- nand circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体回路に関し、特に眠気的に書込可能な読
出専用半導体記憶装置（以下１−ＥＰＲＯＭＪと呼ぶ）
のデコーダ回路に使用されるものである。
出専用半導体記憶装置（以下１−ＥＰＲＯＭＪと呼ぶ）
のデコーダ回路に使用されるものである。
ＥＰＲＯＭには、外部より高電圧を印加して情報を所定
のメモリセルに書込む方式のものと、内部で高電圧を発
生させて情報ヲ晋込む方式のものとがある。ここで、情
報の書込のための高電圧は、メモリセルのゲートやドレ
イ／に印加されるのであるが、所定のメモリセルにのみ
印加するデコーダ回路は、ダイナミックＲＡＭ、スタテ
ィックＲＡＭ等と異なり、読出し系（Ｖｃｃ系）と書込
み系（Ｖｐｐ系）の両方の電圧範囲で動作する必要があ
るため、特別の工夫を必要とする。
のメモリセルに書込む方式のものと、内部で高電圧を発
生させて情報ヲ晋込む方式のものとがある。ここで、情
報の書込のための高電圧は、メモリセルのゲートやドレ
イ／に印加されるのであるが、所定のメモリセルにのみ
印加するデコーダ回路は、ダイナミックＲＡＭ、スタテ
ィックＲＡＭ等と異なり、読出し系（Ｖｃｃ系）と書込
み系（Ｖｐｐ系）の両方の電圧範囲で動作する必要があ
るため、特別の工夫を必要とする。
添付図面の第１図を参照して従来装置を説明する。なお
、以下の図面の説明において同一要素は同一符号で示す
。第１（初（寸−構成例の回路図である。ゲート端子を
接地した常時導通状態のｐチャンネルエンハンスメント
ＭＯ８）ランジスタ（以下「９ＭＯ８）ランジスタ」と
いう）１は各々ゲート端子にデコーＰ入力信号ＲＤ１〜
ＲＤｎｉ入カするｎ個のｎチャンネルエンハンスメント
ＭＯＳトランジスタ（以下「、ｎＭＯ８）ランジスタ」
という）２゜〜２ｎに直列接続され、電圧供給電源Ｖｃ
ｃｐてよシ動作するＮＡＮＤ回路１０−ｉ構成している
。このＮＡＮＤ回路１０の出力信号は、トランスファー
ゲートの役りを果すｎＭＯ８）ランジスタ３を介して、
ｐＭＯＳトランジスタ４およびｎＭＯ８）ランジスタ５
からなるＣＭＯＳインノマータ頷に与えられる。このＣ
ＭＯＳインノ々−夕から出力されるデコード出力信号Ｗ
Ｌは、帰還用の９ＭＯ８）ランジスタロのゲート端子に
与えられる。なお、帰還用の９ＭＯ８）ランジスタロと
９ＭＯ８）ランジスタ４およｆトガＭＯ８） ランジス
タ５からなるＣＭＯＳインバータ加にはζ読出時にはＶ
ｃｅに設定され書込時には”ｐｐ（Ｖｐｐ ）Ｖｃ ｃ
）に設定される切換電源ＶＰｐ”が供給される。またｎ
ＭＯ８）ランジスタ３のゲートにはＶｅｅ電源が入力さ
れ、常時導通状態となってＶｃｃ系の回路とＶｐｐ系の
回路を接続する役割を果している。
、以下の図面の説明において同一要素は同一符号で示す
。第１（初（寸−構成例の回路図である。ゲート端子を
接地した常時導通状態のｐチャンネルエンハンスメント
ＭＯ８）ランジスタ（以下「９ＭＯ８）ランジスタ」と
いう）１は各々ゲート端子にデコーＰ入力信号ＲＤ１〜
ＲＤｎｉ入カするｎ個のｎチャンネルエンハンスメント
ＭＯＳトランジスタ（以下「、ｎＭＯ８）ランジスタ」
という）２゜〜２ｎに直列接続され、電圧供給電源Ｖｃ
ｃｐてよシ動作するＮＡＮＤ回路１０−ｉ構成している
。このＮＡＮＤ回路１０の出力信号は、トランスファー
ゲートの役りを果すｎＭＯ８）ランジスタ３を介して、
ｐＭＯＳトランジスタ４およびｎＭＯ８）ランジスタ５
からなるＣＭＯＳインノマータ頷に与えられる。このＣ
ＭＯＳインノ々−夕から出力されるデコード出力信号Ｗ
Ｌは、帰還用の９ＭＯ８）ランジスタロのゲート端子に
与えられる。なお、帰還用の９ＭＯ８）ランジスタロと
９ＭＯ８）ランジスタ４およｆトガＭＯ８） ランジス
タ５からなるＣＭＯＳインバータ加にはζ読出時にはＶ
ｃｅに設定され書込時には”ｐｐ（Ｖｐｐ ）Ｖｃ ｃ
）に設定される切換電源ＶＰｐ”が供給される。またｎ
ＭＯ８）ランジスタ３のゲートにはＶｅｅ電源が入力さ
れ、常時導通状態となってＶｃｃ系の回路とＶｐｐ系の
回路を接続する役割を果している。
次に、第１図の構成例の読出し、書込みの動作を説明す
る。
る。
読出時には、切換電源Ｖｐｐ”の電位は電圧供給電源電
位Ｖｃｃ（例えばＳ、ＯＶ）に等しく設定されている（
ｖｐｐ”＝ ｖｃｃ） ｏデコーＰ信号ＲＤ〜ＲＤｎが
全てハイレベル（以下１Ｈ”という）のときはＮＡＮＤ
回路１０の出力はローレベル（以下”Ｌ”という）にな
り、トランスファーゲート（ｎＭＯ８）ランジスタ３）
を介して動作させられるＣＭＯＳインノ々−夕かのデコ
ード出力信号ＷＬは′ｔＨ”になる。このとき、デコー
ド出力信号ＷＬがＩＨ″であるためフィーＰノ々ツク用
の９ＭＯ８）ランジスタロはオフになっている。
位Ｖｃｃ（例えばＳ、ＯＶ）に等しく設定されている（
ｖｐｐ”＝ ｖｃｃ） ｏデコーＰ信号ＲＤ〜ＲＤｎが
全てハイレベル（以下１Ｈ”という）のときはＮＡＮＤ
回路１０の出力はローレベル（以下”Ｌ”という）にな
り、トランスファーゲート（ｎＭＯ８）ランジスタ３）
を介して動作させられるＣＭＯＳインノ々−夕かのデコ
ード出力信号ＷＬは′ｔＨ”になる。このとき、デコー
ド出力信号ＷＬがＩＨ″であるためフィーＰノ々ツク用
の９ＭＯ８）ランジスタロはオフになっている。
デコード信号ＲＤ□〜ＲＤｎのうち少なくとも１個が１
Ｌ″のときは、ＮＡＮＤ回路１ｏの出力は“Ｈ”であり
、これがトランスファーゲートを介してＣＭＯＳインバ
ータ加に与えられるため、ここがら発せられるデコード
出力信号ＷＬはＩＬ”になる。
Ｌ″のときは、ＮＡＮＤ回路１ｏの出力は“Ｈ”であり
、これがトランスファーゲートを介してＣＭＯＳインバ
ータ加に与えられるため、ここがら発せられるデコード
出力信号ＷＬはＩＬ”になる。
そのためフィーＰノ々ツク用の９ＭＯ８）ランジスタロ
はオンになり、ｃＭｏｓインノζ−夕加の入力点の電位
はＶｃｅ電位に設定された切換電源ＶＰＰゝにょ［Ｖｃ
ｃ（例えば５．ＯＶ）にさせられる。このようにフィー
Ｐパック用の９ＭＯ８）ランジスタロは、ＮＡＮＤ回路
ｌＯの出力が６Ｈ”のときにトランスファーゲートを通
ったＣＭｏ５インバータ加の入力点の電位が、このトラ
ンスファーゲートヲ形成するｎＭＯ８）ランジスタ３の
基板バイアス効果のためにＶｃｅ電位まで上昇しなかっ
た場合（例えばＶｃｃ＝Ｓ、ＯＶのときに３．ＯＶｉで
しか上昇しない）でも、Ｖｃｅ電位に設定されているＶ
Ｐｐ電源がらＣＭＯＳインバータ加の入力点に４圧を供
給することにより、このＣＭＯＳインバータかに直流酸
流が流れるのを防止している。
はオンになり、ｃＭｏｓインノζ−夕加の入力点の電位
はＶｃｅ電位に設定された切換電源ＶＰＰゝにょ［Ｖｃ
ｃ（例えば５．ＯＶ）にさせられる。このようにフィー
Ｐパック用の９ＭＯ８）ランジスタロは、ＮＡＮＤ回路
ｌＯの出力が６Ｈ”のときにトランスファーゲートを通
ったＣＭｏ５インバータ加の入力点の電位が、このトラ
ンスファーゲートヲ形成するｎＭＯ８）ランジスタ３の
基板バイアス効果のためにＶｃｅ電位まで上昇しなかっ
た場合（例えばＶｃｃ＝Ｓ、ＯＶのときに３．ＯＶｉで
しか上昇しない）でも、Ｖｃｅ電位に設定されているＶ
Ｐｐ電源がらＣＭＯＳインバータ加の入力点に４圧を供
給することにより、このＣＭＯＳインバータかに直流酸
流が流れるのを防止している。
書込時には、切換電源ＶＰＰ”の電位はＶｃｅより高電
位（例えば１２．５Ｖ、）の書込電源電位Ｖｐｐに設定
される。デコード信号ＲＤ□〜ＲＤｎが全て′Ｈ”のと
きには、ＣＭＯＳインノ々−夕加から発せられるデコー
ド出力信号ＷＬは“ｔＨ”（＝ Ｖｐｐ）となる。
位（例えば１２．５Ｖ、）の書込電源電位Ｖｐｐに設定
される。デコード信号ＲＤ□〜ＲＤｎが全て′Ｈ”のと
きには、ＣＭＯＳインノ々−夕加から発せられるデコー
ド出力信号ＷＬは“ｔＨ”（＝ Ｖｐｐ）となる。
デコード信号ＲＤ１〜ＲＤｎのうち少なくとも１個が“
Ｌ”のときは、ＣＭＯＳインバータ加から発せられるデ
コード出力信号ＷＬは”Ｌ”（−０Ｖ）になる。デコー
ド出力信号孔が（Ｉ Ｌ″のときにはフィードバック用
の９ＭＯ８）ランジスタロがオンになり、ＣＭＯＳイン
バータ加の入力点はＶｐｐ電位に設定されたＶｐｐ”電
源によりＶｐｐ’に位にさせられるが、ｎＭＯ８）ラン
ジスタ３のゲート電位がＶｅｃでりるため、ＮＡＮＤ回
路ｌＯの出力点の電位がＶｐｐ電位まで上昇させられる
ことはない。このようにトランスファーゲート’を形成
するｎＭＯ８トランジスタ３は、ＮＡＮＤ回路ＩＯの出
力点に高電位Ｖｐｐが加わって、ｐＭＯＳトランジスタ
１のドレインから基板に電流が通じ、誤動作を起してし
まうことがないようにしている。
Ｌ”のときは、ＣＭＯＳインバータ加から発せられるデ
コード出力信号ＷＬは”Ｌ”（−０Ｖ）になる。デコー
ド出力信号孔が（Ｉ Ｌ″のときにはフィードバック用
の９ＭＯ８）ランジスタロがオンになり、ＣＭＯＳイン
バータ加の入力点はＶｐｐ電位に設定されたＶｐｐ”電
源によりＶｐｐ’に位にさせられるが、ｎＭＯ８）ラン
ジスタ３のゲート電位がＶｅｃでりるため、ＮＡＮＤ回
路ｌＯの出力点の電位がＶｐｐ電位まで上昇させられる
ことはない。このようにトランスファーゲート’を形成
するｎＭＯ８トランジスタ３は、ＮＡＮＤ回路ＩＯの出
力点に高電位Ｖｐｐが加わって、ｐＭＯＳトランジスタ
１のドレインから基板に電流が通じ、誤動作を起してし
まうことがないようにしている。
しかし上記の如き従来装置では、読出時にＮＡＮＤ回路
１０の出力点からＣＭＯＳインノ々−夕加の入力点に対
して与えられる“Ｈ″の信号レベルは、トランスファー
ゲート全形成するｎＭＯ８）ランジスタ３の基板バイア
ス効果によって電圧降下した電位であるため、ｐＭＯＳ
トランジスタ６のオツ動作が遅れてＣＭＯＳインバータ
加のスイッチング速１ｔｌｅが遅くなる。
１０の出力点からＣＭＯＳインノ々−夕加の入力点に対
して与えられる“Ｈ″の信号レベルは、トランスファー
ゲート全形成するｎＭＯ８）ランジスタ３の基板バイア
ス効果によって電圧降下した電位であるため、ｐＭＯＳ
トランジスタ６のオツ動作が遅れてＣＭＯＳインバータ
加のスイッチング速１ｔｌｅが遅くなる。
また、ＣＭＯＳインバータ加の出力をフィードバックし
てこのＣＭＯＳインバータ加の直流電流を切るように構
成しているため、”ｐｐｔＴＪＭからｐＭＯｓトランジ
スタ６、ｎＭＯ８）ランジスタ３、ｎＭＯ８）ランジス
タ２、〜２ｎへと通じる過渡的な消費電流が増える。
てこのＣＭＯＳインバータ加の直流電流を切るように構
成しているため、”ｐｐｔＴＪＭからｐＭＯｓトランジ
スタ６、ｎＭＯ８）ランジスタ３、ｎＭＯ８）ランジス
タ２、〜２ｎへと通じる過渡的な消費電流が増える。
本発明は上記の従来技術の欠点を見服するためになされ
たもので、高速動作に適しかつ過渡的な消費、Ｅ流の少
い半導体回路を提供することを目的とする。
たもので、高速動作に適しかつ過渡的な消費、Ｅ流の少
い半導体回路を提供することを目的とする。
上記の目的を実現するため本発明は、書込信号をゲート
に入力する９ＭＯ８）ランジスタおよびこれに直列接続
されデコード信号をゲートに入力するｎＭＯ８）ランジ
スタからなるＮＡＮＤ回路の出力側にＭＯＳインノ々−
夕を接続し、これらＮＡＮＤ回路およびＭＯＳインバー
タには、読出時は′成用供給電源電位Ｖｃｃになり書込
時にはより高電位の書込電源電位ＶｐＰになる切換電源
ＶＰＰ を供給し、ＭＯＳイン・々：夕からデコード出
力信号を取出すようにした半導体回路を提供するもので
ある。さらに本発明は、ＮＡＮＴ）回路とＭＯＳインバ
ータの間に基板バイアス効果の小さいインドリノシック
３１Ｍ０８）ランジスタ全挿入し、とのゲートに切換電
源ＶＰｐ”を入力してＭＯＳイン、Ｓ−夕からデコード
出力信号を取出すようにし次半導体回路全提供するもの
である。
に入力する９ＭＯ８）ランジスタおよびこれに直列接続
されデコード信号をゲートに入力するｎＭＯ８）ランジ
スタからなるＮＡＮＤ回路の出力側にＭＯＳインノ々−
夕を接続し、これらＮＡＮＤ回路およびＭＯＳインバー
タには、読出時は′成用供給電源電位Ｖｃｃになり書込
時にはより高電位の書込電源電位ＶｐＰになる切換電源
ＶＰＰ を供給し、ＭＯＳイン・々：夕からデコード出
力信号を取出すようにした半導体回路を提供するもので
ある。さらに本発明は、ＮＡＮＴ）回路とＭＯＳインバ
ータの間に基板バイアス効果の小さいインドリノシック
３１Ｍ０８）ランジスタ全挿入し、とのゲートに切換電
源ＶＰｐ”を入力してＭＯＳイン、Ｓ−夕からデコード
出力信号を取出すようにし次半導体回路全提供するもの
である。
以下、添付図面の第２図および第３図を参照して本発明
のいくつかの実施例全説明する。第２図は一実施例の回
路図である。ｐＭＯＳトランジスタ１のゲートにはイン
バータ８を接続し、畳込制御信号ＰＧＭが与えられるよ
うにする。■π信号は読出時には高電位（ｖｃｃ）、書
込時には低電位（接地電位）となるもので、書込時（ｖ
ｐｐ“→ＶｐＰのとき）のｐＭＯＳトランジスタ１の相
互コンダクタンスｇｍを押さえている（読出時はＶｇｓ
＝ ５ＶＸ曹込時Ｖｇｌ！＝７．５Ｖ）。ＮＡＮＤ回
路１０ノ出力点はＣＭＯＳインバータ加の入力点に直接
にＷｔ児されており、ＮＡＮＤ回路ｌＯおよびＣＭＯＳ
インバータ２０には切換ｄ源ｖｐｐ“が供給されている
。
のいくつかの実施例全説明する。第２図は一実施例の回
路図である。ｐＭＯＳトランジスタ１のゲートにはイン
バータ８を接続し、畳込制御信号ＰＧＭが与えられるよ
うにする。■π信号は読出時には高電位（ｖｃｃ）、書
込時には低電位（接地電位）となるもので、書込時（ｖ
ｐｐ“→ＶｐＰのとき）のｐＭＯＳトランジスタ１の相
互コンダクタンスｇｍを押さえている（読出時はＶｇｓ
＝ ５ＶＸ曹込時Ｖｇｌ！＝７．５Ｖ）。ＮＡＮＤ回
路１０ノ出力点はＣＭＯＳインバータ加の入力点に直接
にＷｔ児されており、ＮＡＮＤ回路ｌＯおよびＣＭＯＳ
インバータ２０には切換ｄ源ｖｐｐ“が供給されている
。
次に、第２図に示す実施例の動作を説明する。
読出時は切換電源ＶＰｐ”−Ｖｃｃに設定されている。
デコード信号ＲＤ１〜ＲＤｎが全てＩｔ Ｈ”のときに
は、ＮＡＮＤ回路１０の出力は′Ｌ”であるためＣＭＯ
Ｓインバータ加の出力は”Ｈ”になる。デコード信号１
？、Ｄ１〜ＲＤｎのうち少なくとも１個がＬ”のときに
は、ＮＡＮＤ回路ｌＯの出力はＩＨ”であるためＣＭＯ
Ｓインバータ加の出力は“Ｌ”になる。
は、ＮＡＮＤ回路１０の出力は′Ｌ”であるためＣＭＯ
Ｓインバータ加の出力は”Ｈ”になる。デコード信号１
？、Ｄ１〜ＲＤｎのうち少なくとも１個がＬ”のときに
は、ＮＡＮＤ回路ｌＯの出力はＩＨ”であるためＣＭＯ
Ｓインバータ加の出力は“Ｌ”になる。
このとき、第２図の回路ではＮＡＮＤ回路ｌＯとＣＭＯ
Ｓイン／々−夕加との間にトランスファーゲートが挿入
されていないため、基板バイアス効果を考慮する必要は
ないので（ＣＭＯＳインバータ加の入力点の電位は接地
電位からｖＣＣまで振れる）、第１図の如きフィードバ
ック用の９ＭＯ８）ランジスタを設ける必要はない。
Ｓイン／々−夕加との間にトランスファーゲートが挿入
されていないため、基板バイアス効果を考慮する必要は
ないので（ＣＭＯＳインバータ加の入力点の電位は接地
電位からｖＣＣまで振れる）、第１図の如きフィードバ
ック用の９ＭＯ８）ランジスタを設ける必要はない。
書込時は切換喧源Ｖｌ）Ｐ”がＶｐｐｔ位（例えば１２
．５Ｖ）に設定されている。デコード信号ＲＤ１〜ＲＤ
ｎが全て”Ｈ”のときにはＮＡＮＤ回路１０の出力はａ
Ｌ”になり、いずれか１個が”Ｌ”のときには（ｌ Ｈ
”になる。このとき、ＮＡＮＤ回路１０とＣＮ０Ｓイン
バータ加の間にはトランスファーゲートが挿入されてい
々いので、ＣＭＯＳインノ々−夕加の入力点の電位は接
地電位からｖｐｐ電位（例えば１２．５Ｖ）にまで振れ
る。従って、ＣＭＯＳインバータ加に直流電流が流れて
しまうことはなく、またｐ■Ｓトランジスタ１のドレイ
ンから基板に電流が流れることもない。また、書込時に
はＰＧＭ信号がｔＬ”（接地゛４位）でインバータ８の
出力は１Ｈ”（＝ Ｖｃ ｃ ）になっているため、ｐ
ＭＯＳトランジスタ１の相互コンダクタンスｇｍは読出
時より若干増大するだけなので、ＮＡＮＤ回路ＩＯの出
力の“Ｌ″の′成位は続出時とほとんど変ることがない
。
．５Ｖ）に設定されている。デコード信号ＲＤ１〜ＲＤ
ｎが全て”Ｈ”のときにはＮＡＮＤ回路１０の出力はａ
Ｌ”になり、いずれか１個が”Ｌ”のときには（ｌ Ｈ
”になる。このとき、ＮＡＮＤ回路１０とＣＮ０Ｓイン
バータ加の間にはトランスファーゲートが挿入されてい
々いので、ＣＭＯＳインノ々−夕加の入力点の電位は接
地電位からｖｐｐ電位（例えば１２．５Ｖ）にまで振れ
る。従って、ＣＭＯＳインバータ加に直流電流が流れて
しまうことはなく、またｐ■Ｓトランジスタ１のドレイ
ンから基板に電流が流れることもない。また、書込時に
はＰＧＭ信号がｔＬ”（接地゛４位）でインバータ８の
出力は１Ｈ”（＝ Ｖｃ ｃ ）になっているため、ｐ
ＭＯＳトランジスタ１の相互コンダクタンスｇｍは読出
時より若干増大するだけなので、ＮＡＮＤ回路ＩＯの出
力の“Ｌ″の′成位は続出時とほとんど変ることがない
。
第３図は本発明の他の実施例の回路図である。
ＮＡＮＤ回路ＩＯとＣＭＯＳインバータ加の間にイント
リンシック型ｎＭＯ８）ランジスタ９を挿入し、ＣＭＯ
Ｓインノぞ一夕かの出力側を入力側に帰還する９ＭＯ８
）ランジスタロを設ける。９ＭＯ８）ランジスタロには
切換電源ｖｐｐｆ、供給し、イントリンシック型ｎＭＯ
８）ランジスタ９のゲートには切換′電源Ｖｐｐ”を入
力する。
リンシック型ｎＭＯ８）ランジスタ９を挿入し、ＣＭＯ
Ｓインノぞ一夕かの出力側を入力側に帰還する９ＭＯ８
）ランジスタロを設ける。９ＭＯ８）ランジスタロには
切換電源ｖｐｐｆ、供給し、イントリンシック型ｎＭＯ
８）ランジスタ９のゲートには切換′電源Ｖｐｐ”を入
力する。
次に、第３図に示す実施例の動作を説明する。
続出時は第２図の実施例と同様に動作し、ＣＭＯＳイン
バータ加の入力点の電位は接地電位からＶｃｃ電位まで
振れる。
バータ加の入力点の電位は接地電位からＶｃｃ電位まで
振れる。
書込時には、ＰＧＭ信号によって９ＭＯ８）ランジスタ
１のゲートはＶ ｃ ｃ ’［＝ｌｉ位になり、相互コ
ンダクタンスｇｍが続出時に比べて若干増大するだけで
あるため、′Ｌ”の−位は読出時にほぼ等しい値となる
。また、イントリンシック型ｎＭＯ８）ランジスタ９か
らなるトランスファーゲートによってＮＡＮＤ回路ｌＯ
とＣＭＯＳインバータ加が分離されているため、書込時
の直流電流がＣＭＯＳインノ々−タ加に流れたり、ＮＡ
ＮＤ回路１０に流れたりすることはない。
１のゲートはＶ ｃ ｃ ’［＝ｌｉ位になり、相互コ
ンダクタンスｇｍが続出時に比べて若干増大するだけで
あるため、′Ｌ”の−位は読出時にほぼ等しい値となる
。また、イントリンシック型ｎＭＯ８）ランジスタ９か
らなるトランスファーゲートによってＮＡＮＤ回路ｌＯ
とＣＭＯＳインバータ加が分離されているため、書込時
の直流電流がＣＭＯＳインノ々−タ加に流れたり、ＮＡ
ＮＤ回路１０に流れたりすることはない。
第３図に示す実施例では、電流の流れるＮＡＮＤ回路系
と電流の流れないインバータ系がトランスファーゲート
により分離されているため、ＮＡＮＤ回路系のＶｐＰ”
′電源とインバータ系のＶｐｐ”電源を別々に設けてお
くことにより、インバータ系のｖｐｐ”電源の電流によ
る電圧降下を少なくシ、所望の成用のデコーダ回路を得
ることができる。
と電流の流れないインバータ系がトランスファーゲート
により分離されているため、ＮＡＮＤ回路系のＶｐＰ”
′電源とインバータ系のＶｐｐ”電源を別々に設けてお
くことにより、インバータ系のｖｐｐ”電源の電流によ
る電圧降下を少なくシ、所望の成用のデコーダ回路を得
ることができる。
−なお、イントリンシック型ｎＭＯ８）ランジメタ９０
基板バイアス効果が無視できる程度ならば、フィードバ
ック用の９ＭＯ８）ランジスタロを省くことができる。
基板バイアス効果が無視できる程度ならば、フィードバ
ック用の９ＭＯ８）ランジスタロを省くことができる。
上記の如く本発明によれば、デコード信号を入力するＮ
ＡＮＤ回路の出力信号を、信号レベルを落すことなくド
ライブ用のインバータに入力することができる（トラン
スファーゲートの基板バイアス効果による電位降下をな
くすことにより）ため、デコーダ回路としてのスイッチ
ング速度を高めることができ、かつフィートノマツクル
ープを通じる過渡的な消費電流を少なくすることのでき
る半導体回路が得られる。また、トランスファーゲート
用およびフィードバック用のＭＯＳ）ランジスタを省く
ことができるので、−回路あたりの素子数を減少させて
集積度を高めることがｏＴ能になる。
ＡＮＤ回路の出力信号を、信号レベルを落すことなくド
ライブ用のインバータに入力することができる（トラン
スファーゲートの基板バイアス効果による電位降下をな
くすことにより）ため、デコーダ回路としてのスイッチ
ング速度を高めることができ、かつフィートノマツクル
ープを通じる過渡的な消費電流を少なくすることのでき
る半導体回路が得られる。また、トランスファーゲート
用およびフィードバック用のＭＯＳ）ランジスタを省く
ことができるので、−回路あたりの素子数を減少させて
集積度を高めることがｏＴ能になる。
第１図は従来：良［４の一構成例の回路図、第２図は本
艶明の一実施例の回路図、第３区は本発明の他の実施例
の回路図である。 １０・・・ＮＡＮＤ回路、加・・・ＣＭＯＳインバータ
、ＲＤ１〜ＲＤｎ・・・デコード信号、ＷＬ・・・デコ
ード出力信号、ＰＧＭ・・・書込制御信号。 出願人代理人 猪 股 清 ｂ １ 圀 札 ２ 閏 朽 ３ に
艶明の一実施例の回路図、第３区は本発明の他の実施例
の回路図である。 １０・・・ＮＡＮＤ回路、加・・・ＣＭＯＳインバータ
、ＲＤ１〜ＲＤｎ・・・デコード信号、ＷＬ・・・デコ
ード出力信号、ＰＧＭ・・・書込制御信号。 出願人代理人 猪 股 清 ｂ １ 圀 札 ２ 閏 朽 ３ に
Claims (1)
- 【特許請求の範囲】 １、所定の書込制御信号をゲートに入力する常時導通状
態のｐチャンネルＭＯ８）ランジスタ、および該ｐチャ
ンネルＭＯ８）ランジスタに直列接続され所定のデコー
Ｐ信号を各々のゲートに入力する複数のｎチャンネルＭ
Ｏ８）ランジスタを有するＮＡＮＤ回路と、 該ＮＡＮＤ回路の出力にもとづいてデコード出力信号を
発するＭＯＳインバータと、 読出時には電圧供給電源電位Ｖｅｃに設定され、書込時
にはより高電位の書込電源電位ＶＰｐに設定される切換
電源Ｖｐｐ とを備え、前記ｐチャンネルＭＯＳトラン
ジスタおよびＭＯＳインノ々−タには前記切換電源ｖｐ
ｐ“が供給されるようにした半導体回路。 ２、所定の書込制御信号は、書込時に電圧供給電源電位
ｖｃｃにな９、読出時には接地電位になる特許請求の範
囲第１項記載の半導体回路。 ３、所定の書込制御信号をゲートに入力する常時導通状
態のｐチャンネルＭＯＳトランジスタ、および該ｐチャ
ンネルＭＯ８）ランジスタに直列接続され所定のデコー
ｒ信号金各々のゲートに入力する複数のｎチャンネルＭ
Ｏ８）ラン、ジスタを有するＮＡＮＤ回路と、 該ＮＡＮＤ回路の出力にもとづいてデコード出力信号を
発するＭＯＳインバータと、 前記ＮＡＮＤ回路およびＭＯＳインバータの間に挿入さ
れたイントリンシック型ＭＯ９）ランジスタと、 読出時には電圧供給電源電位Ｖｃｅに設定され、書込時
にはより高電位の書込電源電位ＶｐＰに設定される切換
電源ｖｐｐ とを備え、前記ｐチャンネルＭＯ８）ラン
ジスタおよびＭＯＳインバータには前記切換電源ＶｐＰ
が供給され、前記インドリノシック型ＭＯＳトランジ
スタのゲートには前記切換電源Ｖｐｐ”が入力されるよ
うにした半導体回路。 ４．所定の書込制御信号は、書込時に電圧供給電源電位
Ｖｃｃになり、読出時には接地電位になる特許請求の範
囲第３項記載の半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250593A JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58250593A JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60140598A true JPS60140598A (ja) | 1985-07-25 |
| JPS6325438B2 JPS6325438B2 (ja) | 1988-05-25 |
Family
ID=17210193
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58250593A Granted JPS60140598A (ja) | 1983-12-28 | 1983-12-28 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140598A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175999A (ja) * | 1986-01-29 | 1987-08-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH01151498U (ja) * | 1988-04-07 | 1989-10-19 | ||
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
-
1983
- 1983-12-28 JP JP58250593A patent/JPS60140598A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62175999A (ja) * | 1986-01-29 | 1987-08-01 | Toshiba Corp | 不揮発性半導体記憶装置 |
| JPH0560200B2 (ja) * | 1986-01-29 | 1993-09-01 | Toshiba Kk | |
| JPH01151498U (ja) * | 1988-04-07 | 1989-10-19 | ||
| KR100321655B1 (ko) * | 1998-07-30 | 2002-01-24 | 가네꼬 히사시 | 간략한 구조의 디코더를 갖는 메모리 디바이스 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325438B2 (ja) | 1988-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5541885A (en) | High speed memory with low standby current | |
| JPH07211869A (ja) | 半導体集積回路の製造方法及び半導体集積回路 | |
| KR100406548B1 (ko) | 반도체메모리장치의 비트라인프리차지 회로 및 방법 | |
| JP2862744B2 (ja) | 半導体メモリ装置のデータ出力バッファ | |
| KR970003810B1 (ko) | 어드레스 천이 검출회로를 내장하는 불휘발성 반도체 집적회로 | |
| JPH09191093A (ja) | 半導体メモリ装置のワードライン駆動方法 | |
| US7729180B2 (en) | Semiconductor memory device | |
| JPH05347550A (ja) | 半導体集積回路 | |
| JPH0567963A (ja) | 論理集積回路 | |
| JPH0785678A (ja) | 半導体集積回路 | |
| JPS60140598A (ja) | 半導体回路 | |
| JP3464425B2 (ja) | ロジックインターフェース回路及び半導体メモリ装置 | |
| JPH1131959A (ja) | 半導体装置 | |
| JPH09231756A (ja) | 半導体集積回路装置と半導体集積回路の動作方法及び半導体集積回路装置の回路接続検証方法 | |
| US5691944A (en) | Non-volatile semiconductor memory device | |
| JP2003298410A (ja) | 半導体集積回路 | |
| US5003203A (en) | Adaptive reference voltage generation circuit for PLA sense amplifiers | |
| US11664068B2 (en) | Single ended current mode sense amplifier with feedback inverter | |
| JPS6145496A (ja) | デコ−ダ回路 | |
| JPS6218993B2 (ja) | ||
| KR100314646B1 (ko) | 부트스트랩회로 | |
| JP2000082950A (ja) | 半導体集積回路 | |
| JPH09213074A (ja) | 半導体集積回路 | |
| JP2659794B2 (ja) | データ出力回路 | |
| US6225828B1 (en) | Decoder for saving power consumption in semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |