JPS60136093A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To improve the reliability of a semiconductor memory device by reading out periodically the storage information in a non-selection mode to detect and correct the read-out error and then incorporating a function which correct automatically a generated soft error. CONSTITUTION:An address scanning circuit CONT contains especially a timer circuit and a counter circuit and produces an internal address signal to perform the address scan of a word line in a fixed cycle in a chip non-selection period during which a chip selection signal CS' is kept at a high level for a fixed period. In an error detection/correction mode, the word lines are selected successively by the internal address signal produced by an address scanning circuit CONT. At the same time, the data on all memory cells of memory arrays MARY and MARY' and redundant bits added in response to said data on memory cells are read out in parallel forms for each selecting action of each word line and supplied to an error correction circuit ECC. Then the error correction signals produced from the circuit ECC are written to all memories set under setection states.

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
ダイナミック型ＲＡＭ　（ランダム・アクセス・メモリ
）のような半導体記憶装置に有効な技術に関するもので
ある。[Detailed Description of the Invention] [Technical Field] The present invention relates to a semiconductor memory device, for example,
The present invention relates to a technology effective for semiconductor storage devices such as dynamic RAM (random access memory).

（背景技術〕 例えば、コンピュータにおけるコントロールストレージ
用の記憶装置がソフトエラーを起こすとコンピュータ全
体がシステムダウンとなる可能性がある。従来のダイナ
ミック型ＲＡＭにあっては、ソフトエラ一対策として、
例えば、チップコーティングによるα粒子の遮断などを
実施している（ｒ電子技術１誌の第２３巻第３号頁３１
〜３３参照）。しかし、このような対策では、プロセス
バラツキ等に影響されるものであるので、ソフトエラー
の発生を完全に防止するには不十分である。(Background Art) For example, if a storage device for control storage in a computer causes a soft error, the entire computer may go down.In conventional dynamic RAM, as a countermeasure against soft errors,
For example, chip coating is used to block α particles (R Electronic Technology 1, Vol. 23, No. 3, p. 31).
-33). However, such countermeasures are not sufficient to completely prevent the occurrence of soft errors because they are affected by process variations and the like.

そこで、本願発明者は、回路的な手段によって積極的に
エラーを検出してその訂正を行う機能を半導体記憶装置
自身に内蔵することを考えた。Therefore, the inventors of the present application have thought of incorporating a function in the semiconductor memory device itself to actively detect and correct errors using circuit means.

〔発明の目的〕[Purpose of the invention]

この発明の目的は、高信頼性を実現した半導体記憶装置
を提供することにある。An object of the present invention is to provide a semiconductor memory device that achieves high reliability.

この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。The above and other objects and novel features of this invention include:
It will become clear from the description of this specification and the accompanying drawings.

〔発明の概要〕[Summary of the invention]

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。A brief overview of typical inventions disclosed in this application is as follows.

すなわち、非選択状態において周期的に記憶情報の読み
出しを行い、その誤り検出訂正を行うことによって、発
生したソフトエラーの修正を自動的に行う機能を半導体
記憶装置自身に内蔵するものである。That is, the semiconductor memory device itself has a built-in function of automatically correcting soft errors that occur by periodically reading stored information in a non-selected state and performing error detection and correction.

〔実施例１〕 第１図には、この発明が通用されたＲＡＭの一実施例の
ブロック図が示されている。同図の各回路ブロックは、
公知の半導体集積回路装置の製造技術によって単結晶シ
リコンのような半導体基板上において形成される。[Embodiment 1] FIG. 1 shows a block diagram of an embodiment of a RAM to which the present invention is applied. Each circuit block in the same figure is
It is formed on a semiconductor substrate such as single crystal silicon using known semiconductor integrated circuit device manufacturing techniques.

メモリアレイＭＡＲＹは、特に制限されないが、記憶情
報を電荷の形で蓄積する記憶用キャパシタと、アドレス
選択用のＭＯＳＦＥＴ　（絶縁ゲート型電界効果トラン
ジスタ）とで構成されたダイナミック型メモリセルがマ
トリックス状に配置されて構成される。このメモリアレ
イＭＡＲＹは、データの記憶を行うために用いられる。The memory array MARY includes, but is not limited to, a matrix of dynamic memory cells each composed of a storage capacitor that stores storage information in the form of charge and a MOSFET (insulated gate field effect transistor) for address selection. arranged and configured. This memory array MARY is used to store data.

メモリアレイＭＡＲＹ’　は、上記同様なダイナミック
型メモリセルにより構成され、特に制限されないが、１
ビツトの誤り検出訂正を実現する冗長ビットの記憶を行
うために用いられる。すなわち、特に制限されないが、
上記メモリアレイＭＡＲＹにおけるワード線に接続され
た複数ビット〔例えば、２５６ｘ２５６　（−約６４に
ビット）の記憶容量を持つものであれば、２５６ビツト
となる〕に対して１ビツトの誤り訂正を実現する複数ビ
ット分のメモリセルがそのワード線に設けられる。The memory array MARY' is composed of dynamic memory cells similar to those described above, and is not particularly limited to one.
It is used to store redundant bits for realizing bit error detection and correction. In other words, although not particularly limited,
Achieves 1-bit error correction for multiple bits connected to the word line in the memory array MARY (for example, if it has a storage capacity of 256 x 256 (-about 64 bits), it will be 256 bits). Memory cells for multiple bits are provided on that word line.

ＸアドレスバッファＸＡＤＢは、外部端子ＸＡからの８
ビツト（ワード線が２５６本の場合）のアドレス信号を
受け、内部相補アドレス信号を形成して、マルチプレク
サＭＰＸの一方の入力にそれぞれ供給する。このマルチ
プレクサＭＰＸを通して内部相補アドレス信号は、Ｘア
ドレスデコーダ（ワード線駆動回路を含む）ＸＤＣＲに
送出される。ＸアドレスデコーダＸＤＣＲは、上記のよ
うに供給されたアドレス信号に従って１本のワード線を
選択する。The X address buffer XADB is an 8
It receives a bit address signal (in the case of 256 word lines), forms an internal complementary address signal, and supplies it to one input of the multiplexer MPX. The internal complementary address signal is sent to the X address decoder (including a word line driving circuit) XDCR through this multiplexer MPX. The X address decoder XDCR selects one word line according to the address signal supplied as described above.

ＹアドレスバッファＹＡＤＢは、外部端子ＹＡからの８
ピント（データ線が２５６本で×１ビットのデータの書
込み／読み出しを行う場合）のアドレス信号を受け、内
部相補アドレス信号を形成して、ＹアドレスデコーダＹ
ＤＣＲに送出する。Y address buffer YADB is 8 from external terminal YA.
Receives the address signal of the pinpoint (when writing/reading ×1 bit data with 256 data lines), forms an internal complementary address signal, and sends it to the Y address decoder Y.
Send to DCR.

ＹアドレスデコーダＹＤＣＲは、上記内部相補アドレス
信号に従って１本のデータ線選択信号を形成する。すな
わち、カラムスイッチ回路（図示せず）の選択信号を形
成して選択されたデータと読出・書込回路Ｒ／Ｗを動作
させる。Y address decoder YDCR forms one data line selection signal according to the internal complementary address signal. That is, a selection signal for a column switch circuit (not shown) is formed to operate the selected data and read/write circuit R/W.

また、読出・書込回路Ｒ／Ｗは、各データの読み出し信
号を増幅する増幅回路と、各データに書込み信号を供給
する書込み回路とを含んでいる。Further, the read/write circuit R/W includes an amplifier circuit that amplifies a read signal of each data, and a write circuit that supplies a write signal to each data.

すなわち、上記ワード線選択動作のみにより選択された
全メモリセルに対して並列形態に読み出し又は書込みを
行う回路が設けられている。That is, a circuit is provided that reads or writes in parallel to all memory cells selected only by the word line selection operation.

データ出力バッファＤＯＢは、上記Ｙアドレスデコーダ
ＹＤＣＲによって選択されたメモリセルからの読み出し
信号を増幅して外部端子Ｄｏから送出する。The data output buffer DOB amplifies the read signal from the memory cell selected by the Y address decoder YDCR and sends it from the external terminal Do.

データ人力バッフ：ｒＤＩＢは、外部端子Ｄｉがら供給
された書込データ信号を増幅して、上記Ｙアドレスデコ
ーダＹＤＣＲによって選択されたデータ線に伝える。こ
れによって、選択されたメモリセルにそのデータが書込
まれる。The data manual buffer: rDIB amplifies the write data signal supplied from the external terminal Di and transmits it to the data line selected by the Y address decoder YDCR. This causes the data to be written into the selected memory cell.

制御回路ＣＯＮは、特に制限されないが、チップ選択償
号己とライトイネーブル信号Ｗ１とを受け、上記読み出
し又は書込み動作を制御することの他、後述する誤り訂
正回路ＥＣＣとアドレススキャン回路Ｃ０ＮＴの動作の
制御を行う。Although not particularly limited, the control circuit CON receives the chip selection compensation signal and the write enable signal W1, and in addition to controlling the read or write operation described above, controls the operation of the error correction circuit ECC and address scan circuit C0NT, which will be described later. Take control.

この実施例では、ソフトエラーの発生を検出するととも
にその訂正を行うため、次の各回路ブロックが設けられ
る。すなわち、アドレススキャン回路Ｃ０ＮＴは、特に
制限されないが、タイマー回路とカウンタ回路とを含み
、チップ選択信号Ｃ百が一定期間ハイレベルにされてい
るチップ非選択期間、一定周期でワード線のアドレスス
キャンを行うための内部アドレス信号を発生させる。そ
して、このようにして形成された内部アドレス信号は、
マルチプレクサＭＰＸを介してＸアドレスデコーダＸＤ
ＣＨに供給され、ワード線の選択動作を行う。このワー
ド線選択動作によって読み出されたメモリアレイＭＡＲ
Ｙの記憶情報は、一旦誤り訂正回路ＥＣＣに読み出され
、ここで冗長ビットが形成される。この冗長ビットは、
上記選択状態のワード線におけるメモリアレイＭＡＲＹ
”に書込まれる。このように冗長ビットの書込み動作は
、メモリアレイＭＡＲＹへの新なデータの書込みが行わ
れた後に必ず行われる。In this embodiment, the following circuit blocks are provided to detect and correct the occurrence of soft errors. That is, the address scan circuit C0NT includes, but is not particularly limited to, a timer circuit and a counter circuit, and performs an address scan of the word line at a constant cycle during a chip non-selection period in which the chip selection signal C0NT is kept at a high level for a constant period. Generates an internal address signal to do this. The internal address signal formed in this way is
X address decoder XD via multiplexer MPX
CH and performs a word line selection operation. The memory array MAR read by this word line selection operation
The stored information of Y is once read out to the error correction circuit ECC, where redundant bits are formed. This redundant bit is
Memory array MARY on the word line in the selected state
”. In this way, the redundant bit write operation is always performed after new data is written to the memory array MARY.

また、誤り検出訂正動作は、上記アドレススキャン回路
Ｃ０ＮＴによって形成された内部アドレス信号により順
次ワード線の選択動作を行うとともに、各ワード線の選
択動作毎にメモリアレイＭＡＲＹ、ＭＡＲＹ’　の全メ
モリセルのデータとこれに対応して付加された冗長ビッ
トとを並列形態に読み出して、上記誤り訂正回路ＥＣＣ
に供給し、ここで形成された誤り訂正信号を上記選択状
態の全メモリセルに書込むものである。In addition, in the error detection and correction operation, the word lines are sequentially selected by the internal address signal formed by the address scan circuit C0NT, and all memory cells of the memory arrays MARY and MARY' are selected for each word line selection operation. The data and redundant bits added corresponding to the data are read out in parallel form, and the error correction circuit ECC
The error correction signal generated here is written into all the memory cells in the selected state.

この実施例のように１つのワード線に設けられる全メモ
リセルを誤り訂正のための１つのデータとして扱うこと
によって、それに付加する冗長ビットの比率を小さくす
るものである。これにより、上記メモリアレイＭＡＲＹ
’　の占有面積を小さくすることができる。By treating all the memory cells provided on one word line as one piece of data for error correction as in this embodiment, the ratio of redundant bits added thereto can be reduced. As a result, the memory array MARY
' The area occupied by ' can be reduced.

第２図には、上記冗長ビットの付加を実現する具体的一
実施例の回路図が示されている。なお、同図の実施例で
は、説明を簡単にするため、４ビツトのデータＤＯ−０
３に対して３ビツトの冗長ビットＰ０〜Ｐ２を付加する
ことによって、上記データビットＤ０〜Ｄ３及び冗長ビ
ットＰ０〜Ｐ２に対して１ビツトの誤り検出訂正機能を
持たせる場合の例が示されている。すなわち、上記４ビ
ツトのデータＤ０〜Ｄ３のうち３ビツトの組み合わせを
それぞれ一致／不一致回路ＥＸＩ〜ＥＸ３に供給して、
冗長ビットＰ０〜Ｐ２を形成するものである。FIG. 2 shows a circuit diagram of a specific embodiment for realizing the addition of the redundant bits. In the embodiment shown in the same figure, for the sake of simplicity, 4-bit data DO-0
An example is shown in which the data bits D0 to D3 and the redundant bits P0 to P2 are provided with a 1-bit error detection and correction function by adding 3 redundant bits P0 to P2 to 3. There is. That is, a combination of 3 bits of the 4-bit data D0-D3 is supplied to the match/mismatch circuits EXI-EX3, respectively.
It forms redundant bits P0 to P2.

第３図には、誤り検出訂正回路の具体的一実施例の回路
図が示されている。同図の実施例では、上記第２図の実
施例回路により形成された冗長ビットＰＯ−Ｐ２を用い
て、上記１ビツトの誤り検出とその訂正を行うものであ
る。FIG. 3 shows a circuit diagram of a specific embodiment of the error detection and correction circuit. In the embodiment shown in FIG. 2, redundant bits PO-P2 formed by the embodiment circuit shown in FIG. 2 are used to detect and correct the one-bit error.

すなわち、上記各冗長ビットＰ０〜Ｐ２に対して、上記
第２図と同様な組み合わせの３ビツトのデータを一致／
不一致回路ＥＸ４〜ＥＸ６に供給し、その出力信号とイ
ンバータによって反転した信号をノアゲート回１［、Ｇ
　１〜Ｇ７によってデコードするものである。そして、
各デコード出力と上記データＤ０〜Ｄ３と冗長ビットＰ
０〜Ｐ２とを排他的論理和回路ＥＸ７〜ＥＸ１２に供給
し、その訂正出力ＤＯ’　〜Ｐ２°を形成するものであ
る。That is, for each of the redundant bits P0 to P2, 3-bit data in the same combination as shown in FIG.
The output signal is supplied to the mismatch circuits EX4 to EX6, and the signal inverted by the inverter is sent to the NOR gate circuit 1 [, G
1 to G7. and,
Each decode output, the above data D0 to D3 and redundant bit P
0 to P2 are supplied to exclusive OR circuits EX7 to EX12 to form corrected outputs DO' to P2°.

このような冗長ビットを利用した誤り訂正方式自体は、
公知であるので、その詳細な説明を省略するものである
。The error correction method itself using such redundant bits is
Since this is well known, detailed explanation thereof will be omitted.

〔実施例２〕 第４図には、この発明の他の一実施例のブロック図が示
されている。[Embodiment 2] FIG. 4 shows a block diagram of another embodiment of the present invention.

この実施例では、誤り検出訂正を多数決回路ＭＡＪを利
用して行うものである。このため、上記メモリアレイＭ
ＡＲＹは、３つのメモリアレイＭＡＲ￥１〜ＭＡＲＹ３
が設けられる。これら奇数のメモリアレイＭＡＲＹＩ〜
ＭＡＲＹ３は、上記第１図の実施例と同様な選択回路（
ＸアドレスデコーダＸＤＣＲ，マルチプレクサＭＰＸ、
Ｘアドレスバッフ：ｒＸＡＤＢ及びアドレススキャン回
路Ｃ０ＮＴ並びにＹアドレスデコーダＹＤＣＲ，Ｙアド
レスバッファＹＡＤＢ）によって並列形態にそれぞれの
メモリセルが選択される。なお、前記同様な読出・書込
回路Ｒ／Ｗが、上記各メモリアレイＭＡＲＹＩ〜ＭＡＲ
Ｙ２に対してそれぞれ設けられるものである。In this embodiment, error detection and correction is performed using a majority circuit MAJ. Therefore, the memory array M
ARY is three memory arrays MAR\1~MARY3
is provided. These odd numbered memory arrays MARYI~
MARY3 has a selection circuit (
X address decoder XDCR, multiplexer MPX,
Each memory cell is selected in parallel by an X address buffer rXADB, an address scan circuit C0NT, a Y address decoder YDCR, and a Y address buffer YADB. Note that the same read/write circuit R/W is connected to each of the memory arrays MARYI to MAR.
These are provided respectively for Y2.

したがって、書込み動作においては、外部端子Ｄｌから
供給さ終た書込みデータが上記３つのメモリアレイＭＡ
ＲＹＩ〜ＭＡＲＹ３にそれぞれ書込まれる。また、読み
出し動作にあっては、特に制限されないが、１つのメモ
リアレイＭＡＲＹＩの記憶データが外部端子Ｄｏから送
出される。Therefore, in the write operation, the write data supplied from the external terminal Dl is sent to the three memory arrays MA.
Written to RYI to MARY3, respectively. Furthermore, in the read operation, although not particularly limited, the data stored in one memory array MARYI is sent out from the external terminal Do.

この実施例では、チップ選択信号Ｃ８がハイレベルのチ
ップ非選択状態において、アドレススキキャン回路Ｃ０
ＮＴが動作して内部アドレス信号の歩進を行うとともに
、マルチプレクサＭＰＸを介してＸアドレスデコーダＸ
ＤＣＨに供給されることによってワード線選択動作を行
う、そして、３つのメモリアレイＭＡＲＹＩ−ＭＡＲＹ
３のメモリセルの記憶情報が前記同様に読み出され上記
多数決回路ＭＡＪに供給される。ここで、対応する３つ
のメモリセルの記憶情報の多数決によって誤り訂正が行
われ、上記選択状態のメモリセルに書込まれるものであ
る。このようにして、チップ非選択期間を利用してソフ
トエラーの検出及び訂正が行われる。In this embodiment, when the chip selection signal C8 is at a high level and the chip is not selected, the address scan circuit C0
NT operates to increment the internal address signal, and also increments the X address decoder X via the multiplexer MPX.
The word line selection operation is performed by being supplied to the DCH, and the three memory arrays MARYI-MARY
The stored information of memory cell No. 3 is read out in the same manner as described above and supplied to the majority circuit MAJ. Here, error correction is performed by a majority vote of the information stored in the three corresponding memory cells, and the information is written into the memory cell in the selected state. In this way, soft errors are detected and corrected using the chip non-selection period.

なお、通常の読み出し動作にあっても、３つのメモリア
レイＭＡＲＹＩ〜ＭＡＲＹ３からの読み出し信号の多数
決を採り、出力する信号を形成してデータ出力バッファ
ＤＯＢに供給するものであってもよい。Note that even in a normal read operation, a majority vote of the read signals from the three memory arrays MARYI to MARY3 may be taken, a signal to be outputted may be formed, and the signal may be supplied to the data output buffer DOB.

〔効　果〕〔effect〕

（１）メモリアレイに保持された記憶情報のソフトエラ
ーをチップ非選択期間を利用して検出するとともにその
訂正を行うことによって、ソフトエラーの発生率を大幅
に減少させることができるから、高信頼性の半導体記憶
装置を得ることができるという効果が得られる。(1) By using the chip non-selection period to detect and correct soft errors in stored information held in the memory array, the incidence of soft errors can be significantly reduced, resulting in high reliability. The effect is that a semiconductor memory device with a high quality can be obtained.

（２１上記ソフトエラーの検出訂正をチップ非選択期間
を利用して行うことにとよって、読み出されたデータを
ＦＣＣ回路等を用いてその検出訂正を行う場合に比べて
高速化を図ることができるという効果が得られる。(21 By detecting and correcting the above-mentioned soft errors using the chip non-selection period, it is possible to achieve higher speeds than when detecting and correcting read data using an FCC circuit, etc.) You can get the effect that you can.

（３）ソフトエラーの検出訂正をチップ選択信号を利用
して制御することによって、外部端子を増加させる必要
がない、これにより、従来品と容爲に置き換えが可能に
なるという効果が得られる。(3) By controlling the detection and correction of soft errors using the chip selection signal, there is no need to increase the number of external terminals, and this has the effect that it can be easily replaced with conventional products.

（４）上記チップ非選択時にソフトエラーの検出及び訂
正を行うものであるため、ダイナミック型ＲＡＭにあっ
ては、リフレッシエ動作と併用できるという効果が得ら
れる。(4) Since soft errors are detected and corrected when the chip is not selected, the dynamic RAM has the advantage that it can be used in combination with the refresher operation.

（５）メモリアレイの１本のワード線に投けられた全メ
モリセルを１つのデータとして冗長ビットを付加するこ
とによって、娯り訂正のために必要な冗長ビットの数を
少なくてきるため、冗長ビット用のメモリアレイの占有
面積を小さくできるという効果が得られる。(5) The number of redundant bits required for error correction can be reduced by adding redundant bits to all memory cells applied to one word line of the memory array as one data. The effect is that the area occupied by the memory array for redundant bits can be reduced.

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではな（、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、複数ビットか
らなるデータの並列的な読み出し、書込みを行うＲＡＭ
にあっては、上記複数ピントに対して冗長ビットを付加
するものであっ°ζもよい、また、アドレススキャン回
路Ｃ０ＮＴによりＹ方向のスキャンをも行うようにして
、読出・書込回路Ｒ／Ｗの簡素化を図るものであっても
よい。Although the invention made by the present inventor has been specifically explained based on Examples above, this invention is not limited to the above Examples (although it is possible to make various changes without departing from the gist of the invention). For example, RAM that reads and writes data consisting of multiple bits in parallel.
In this case, redundant bits may be added to the multiple focus points.Furthermore, the address scan circuit C0NT may scan in the Y direction, and the read/write circuit R/W It may also be intended to simplify the process.

また、上記誤り検出訂正回路を起動させる信号は、従来
の自動リフレッシュ回路のように外部端子を追加して行
うようにするものであってもよい。Further, the signal for activating the error detection and correction circuit may be generated by adding an external terminal as in a conventional automatic refresh circuit.

そして、上記のような誤り検出訂正を行う具体的回路構
成は、種々の実施形態を採ることができるものである。The specific circuit configuration for performing error detection and correction as described above can take various embodiments.

〔利用分野〕[Application field]

以上本発明者によってなされた発明をその背景となった
利用分野であるダイナミック型ＲＡＭに適用した場合つ
いて説明したが、それに限定されるものではな（、例え
ば、ＭＯＳＦＥＴによって構成されたスタティック型Ｒ
ＡＭあるいはバイポーラトランジスタによって構成され
たスタティック型ＲＡＭ等の半導体記憶装置に広く利用
できるものである。Although the invention made by the present inventor is applied to a dynamic RAM, which is the background field of application, it is not limited thereto (for example, a static RAM configured by MOSFET).
It can be widely used in semiconductor memory devices such as static RAMs configured with AM or bipolar transistors.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、この発明の一実施例を示す内部構成ブロック
図、 第２図は、冗長ビットの形成する回路の具体的に一実施
例を示す回路図、 第３図は、誤り検出訂正回路の一実施例を示す回路図、 第４図は、この発明の他の一実施例を示す内部構成ブロ
ック図である。 ＭＡＲＹ　（１〜３）、ＭＡＲＹ’　・・メモリアレイ
、ＸＡＤＢ・・Ｘアドレスバッファ、ＹＡＤＢ・・Ｙア
ドレスバッファ、ＸＤＣＲ・・Ｘアドレスデコーダ、Ｙ
ｌ）ＣＲ・・Ｙ７ド１／スデコーダ、ＭＰＸ・・マルチ
プレクサ、Ｃ０ＮＴ・・アドレススキャン回路、ＣＯＮ
・・制ａ回路、Ｒ／Ｗ・・読出・書込回路、ＤＯＢ・・
データ出力バッファ、ＤＩＲ・・データ入力バッファ、
ＥＣＣ・・誤り訂正回路、ＭＡＪ・・多数決回路 第　１　図 第　３　図FIG. 1 is an internal configuration block diagram showing an embodiment of the present invention, FIG. 2 is a circuit diagram showing a specific embodiment of a circuit in which redundant bits are formed, and FIG. 3 is an error detection and correction circuit. Circuit Diagram Showing One Embodiment FIG. 4 is an internal configuration block diagram showing another embodiment of the present invention. MARY (1 to 3), MARY'...Memory array, XADB...X address buffer, YADB...Y address buffer, XDCR...X address decoder, Y
l)CR...Y7 do1/s decoder, MPX...multiplexer, C0NT...address scan circuit, CON
・・Control a circuit, R/W・・Read/write circuit, DOB・・
Data output buffer, DIR... data input buffer,
ECC: Error correction circuit, MAJ: Majority circuit Figure 1 Figure 3

Claims (1)

【特許請求の範囲】 １、データと冗長ビットとを保持するメモリアレイ又は
並列形態にアクセスされる複数個のメモリアレイと、チ
ップ非選択期間に動作し、上記メモリアレイのデータと
これに対応する冗長ビット又は複数個のメモリアレイか
ら対応するデータ線を読み出して瞑り訂正を行う回路と
を具備することを特徴とする半導体記憶装置。 ２、上記誤り訂正回路に供給されるデータと冗長ビット
とは、１つのワード線に接続された全メモリセルが上記
ワード線の選択動作によって並列形態に読み出されるも
のであることを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。 ３、上記誤り訂正回路は、多数決により誤り検出訂正を
行うものであることを特徴とする特許請求の範囲第１項
記載の半導体記憶装置。 ４、上記誤り訂正回路は、チップ選択信号により起動さ
れ、チップ非選択期間において上記読み出しを行うアド
レススキャン回路と、上記誤り訂正用の冗長ビット又は
データを書込む回路とを含むものであることを特徴とす
る特許請求の範囲第１第２又は第３項記載の半導体記憶
装置。[Claims] 1. A memory array that holds data and redundant bits or a plurality of memory arrays that are accessed in parallel; 1. A semiconductor memory device comprising: a circuit for reading out redundant bits or corresponding data lines from a plurality of memory arrays and performing error correction. 2. A patent characterized in that the data and redundant bits supplied to the error correction circuit are read out in parallel from all memory cells connected to one word line by the selection operation of the word line. A semiconductor memory device according to claim 1. 3. The semiconductor memory device according to claim 1, wherein the error correction circuit performs error detection and correction by majority vote. 4. The error correction circuit is activated by a chip selection signal and includes an address scan circuit that performs the readout during the chip non-selection period, and a circuit that writes the redundant bits or data for error correction. A semiconductor memory device according to claim 1, 2, or 3.