JPH01243298A - Lsi memory with self-correction function - Google Patents

Abstract

PURPOSE:To perform the inspection and correction of errors for all cells by writing correction data in all memory cells and parity cells which belong to a word line selected again after latching error correction of all inspection data and all correction data. CONSTITUTION:At the time of performing a readout operation for refresh by the selection of one word line (for example, 6) when memory data is refreshed, the information of all memory cells and all parity cells connected to the word line are accumulated in a data latch circuit 21 for inspection, and the parity inspection and error correction processings of the information are performed sequentially by parity inspection circuits 8 and 9 and an error correction circuit 16 by using cell information in the circuit 21 in parallel with a readout operation by the selection of a following another word line, and obtained correction data 11 is stored in a data latch circuit 22 for correction corresponding to data for inspection. And after the error correction for all data in the circuit 21 and the latching of all correction data on the circuit 22 are completed, the word line 6 is selected again, and the data for correction are written in all memory cells and parity cells connected to the word line.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は自己訂正機能付きＬＳＩメモリに関する。[Detailed description of the invention] [Industrial application field] The present invention relates to an LSI memory with a self-correcting function.

〔従来の技術〕[Conventional technology]

ＬＳＩメモリは、メモリ容量の大容量化に伴ない、メモ
リセル面積の縮小や記憶電荷量の減少の結果、パッケー
ジやＬＳＩ材料に含まれる放射性物質から発生するアル
ファ粒子によるソフトエラーを防止できなくなりつつあ
る。As the memory capacity of LSI memory increases, the memory cell area and storage charge decrease, resulting in the inability to prevent soft errors caused by alpha particles generated from radioactive substances contained in packages and LSI materials. be.

このアルファ粒子によるソフトエラー問題を解決し、低
ンフトエラー率の大容量ＤＲＡＭを実現する手段として
、ソフトエラーをメモリ内で自動的に訂正する自己訂正
機能をオンチップ化したＬＳＩメモリがある。As a means of solving the soft error problem caused by alpha particles and realizing a large-capacity DRAM with a low ft error rate, there is an LSI memory that has an on-chip self-correction function that automatically corrects soft errors within the memory.

こうした自己訂正機能を有するＬＳＩメモリの従来例と
しては、例えば、１９８４年２月に開催されたアイ・イ
ー・イー・イー・インターナショナル・ソリッドステー
ト・サーキッツ・コンファレンス（１９８４ＩＥＥＥ　
　ＩＮＴＥＲＮＡＴＩＯＮＡＬＳＯＬＩＤ−８ＴＡＴＥ
　　ＣＩＲＣＵＩＴＳ　　Ｃ０ＮＦＥＲ−ＲＥＮＣＥ）
のダイジェスト・オブ・テクニカル・ペーパーズ（Ｉ８
８ＣＣＤＩＧＥ８Ｔ　ＯＦ　ＴＥＣＨ−ＮＩＣＡＬ　Ｐ
ＡＰＥＲ８）第１０４頁〜１０５頁（１９８４年２月会
議時に同時頒布）に掲載された、［４ビット同時組込み
ＥＣＣ付きサブミクロン■Ｌ８Ｉメモリ（ゝゝＡ　ｓｕ
ｂｍｉｃｒｏｎ　ＶＬ８Ｉ　ｍｅｍｏ−ｒｙ　ｗｉｔｈ
　ａ　４ｂ−ａｔ　−ａ−ｔｉｍｅ　ｂｕｉｌｔ−ｉｎ
　ＥＣＣｃｉｒｃｕｉｔ″）　Ｊと題する山田（Ｊｕｎ
ｚｏ　Ｙａｍａｄａ）氏等の論文等がある。上記論文に
紹介されたＬＳＩメモリのソフトエラー訂正方式を第２
図に示すＬＳＩメモリ構成回路図を用いて説明する。A conventional example of LSI memory having such a self-correcting function is, for example, the 1984 IEEE International Solid State Circuits Conference held in February 1984.
INTERNATIONAL SOLID-8TATE
CIRCUITS CONFER-RENCE)
Digest of Technical Papers (I8
8CCDIGE8T OF TECH-NICAL P
APER8) pages 104-105 (distributed simultaneously at the February 1984 conference)
bmicron VL8I memory with
a 4b-at-a-time built-in
Yamada (J
There are papers by Mr. Zo Yamada and others. The second LSI memory soft error correction method introduced in the above paper
This will be explained using the LSI memory configuration circuit diagram shown in the figure.

第２図のＬＳＩメモリは、メモリセルアレ忙に水平パリ
ティセルアレイ２．垂直パリティセルアレイ３．Ｘデコ
ーダ４．Ｙデコーダ５．水平パリティ検査回路８．垂直
パリティ検査回路９，４つの排他的論理和回路１３．１
４．１５および１６並びに論理積回路１７から成る。The LSI memory shown in FIG. 2 consists of a horizontal parity cell array 2. Vertical parity cell array 3. X decoder 4. Y decoder5. Horizontal parity check circuit 8. Vertical parity check circuit 9, four exclusive OR circuits 13.1
4.15 and 16 and an AND circuit 17.

このＬＳＩメモリは、データの読み出し時には、まず、
Ｘデコーダ４において選択されたワード線６が立ち上が
り、このワード線６に接続されるメモリセルのメモリ情
報がメモリセルアレイ１から読み出される。When reading data, this LSI memory first
The word line 6 selected in the X decoder 4 is activated, and the memory information of the memory cell connected to this word line 6 is read out from the memory cell array 1.

次に、Ｙデコーダ５によってこのうちの１個のメモリセ
ル情報が選択され、出力データ信号７０となって読み出
される。Next, one of the memory cell information is selected by the Y decoder 5 and read out as an output data signal 70.

これと並行して、この１個のメモリセルが属する水平コ
ードを形成するメモリセル情報がメモリセルアレイ１か
ら、またパリティセル情報が水平パリティセルアレイ２
から読み出され、水平パリティ検査回路８によってパリ
ティ検査が行われる。In parallel, memory cell information forming the horizontal code to which this one memory cell belongs is transferred from the memory cell array 1, and parity cell information is transferred from the horizontal parity cell array 2.
The horizontal parity check circuit 8 performs a parity check.

この場合、水平パリティセルアレイ２からのパリティセ
ル情報は、Ｙデコーダ５によって１個のみが選択され、
水平パリティ検査回路８に供給される。同様に、垂直パ
リティに関しても、垂直パリティ検査回路９によってパ
リティ検査が行われる。In this case, only one parity cell information from the horizontal parity cell array 2 is selected by the Y decoder 5,
The signal is supplied to the horizontal parity check circuit 8. Similarly, regarding vertical parity, the vertical parity check circuit 9 performs a parity check.

これらの検査回路の出力は、パリティエラーが検知され
るとゝ１“情報が出力され、エラーがなければゝゝＯ“
情報が出力される。この両検査回路８および９の出力が
ゝｌ“の場合に、読み出し情報がエラーと判定され、図
示のように、両検査回路８および９の出力の論理積信号
１０（論理積回路１７の出力）と前記出力データ信号７
０の排他的論理和出力（排他的論理和回路１６の出力）
が読み出しデータ信号１１となって、チップ外部に−５
，− 読み出される。これと同時に、該読み出しデータ信号１
１は読み出しメモリセルに書き込みされ、読み出し動作
が終了する。The output of these test circuits is ``1'' information when a parity error is detected, and ``O'' if there is no error.
Information is output. When the outputs of both test circuits 8 and 9 are "l", the read information is determined to be an error, and as shown in the figure, the AND signal 10 (the output of AND circuit 17) of the outputs of both test circuits 8 and 9 is ) and the output data signal 7
Exclusive OR output of 0 (output of exclusive OR circuit 16)
becomes the read data signal 11, and -5 is sent to the outside of the chip.
, − is read out. At the same time, the read data signal 1
1 is written into the read memory cell and the read operation ends.

一方、データの書き込み時には、通常のメモリセルへの
書き込み動作を行う前に、まず、書き込み対象のメモリ
セル及び当該メモリセルの属する水平コード及び垂直コ
ードを形成するメモリセル情報並びにパリティセル情報
が読み出される。On the other hand, when writing data, before performing a normal write operation to a memory cell, the memory cell information and parity cell information that form the memory cell to be written and the horizontal code and vertical code to which the memory cell belongs are first read. It will be done.

この後に、書き込み対象のメモリセルに書き込みデータ
信号１２が書き込まれる。これと同時に、上述のように
して読み出されたメモリセル情報及びパリティセル情報
を用い、前述の読み出し動作時におけるのと同様に、書
き込み対象のメモリセルに記憶されていた情報のパリテ
ィ検査及びエラー訂正がなされる。After this, the write data signal 12 is written into the memory cell to be written. At the same time, using the memory cell information and parity cell information read as described above, a parity check is performed on the information stored in the memory cell to be written and an error is detected in the same manner as in the read operation described above. Corrections will be made.

このパリティ検査及びエラー訂正の結果が反映された読
み出しデータ信号１１は、排他的論理和回路１３によっ
て、書き込みデータ信号１２との比較が行われる。この
結果、両信号が異なる場合には、１″き込み対象のメモ
リセルの属する水平コロ　− −ドと垂直コードのパリティセル情報を排他的論理和回
路１４と１５を用いて反転し、パリティセル情報の書き
換えを行い、書き込み動作が終了する。The read data signal 11 reflecting the results of the parity check and error correction is compared with the write data signal 12 by the exclusive OR circuit 13 . As a result, if the two signals are different, the parity cell information of the horizontal code and vertical code to which the memory cell to which 1" data belongs belongs is inverted using the exclusive OR circuits 14 and 15, and the parity cell information is inverted using exclusive OR circuits 14 and 15. The information is rewritten and the write operation ends.

ところで、こうした自己訂正機能付きＬＳＩメモリでは
、ソフトエラーが発生したメモリセルのうち、読み出し
又は書き込み処理を行うメモリセルに対してはエラー訂
正が行われるが、読み出し又は書き込み処理を行わない
メモリセルに対しては、ソフトエラーが訂正されずビッ
トエラーが累積される。By the way, in such an LSI memory with a self-correction function, among memory cells in which a soft error has occurred, error correction is performed on memory cells that perform read or write processing, but error correction is performed on memory cells that do not perform read or write processing. In contrast, soft errors are not corrected and bit errors are accumulated.

これを防ぐため、こうしたＬＳＩメモリでは、ある一定
時間毎のメモリデータのりフレウシ−時に、リフレッシ
ュ動作に並行して全メモリセル情報及び全パリティセル
情報を順にパリティ検査し、エラーが検知された場合に
は該エラーを訂正し、訂正後の情報を当該検査メモリセ
ル又はパリティセルに再書き込みすることにより、ビッ
トエラーの累積を防止する方法が用いられている。To prevent this, in these LSI memories, when memory data is refreshed at certain fixed intervals, all memory cell information and all parity cell information are sequentially parity-checked in parallel with the refresh operation, and if an error is detected, parity is checked. A method is used to prevent the accumulation of bit errors by correcting the error and rewriting the corrected information into the test memory cell or parity cell.

〔発明が解決しようとする課題〕[Problem to be solved by the invention]

しかし、上述した従来の自己訂正機能付きＬＳＩメモリ
に用いられているリフレッシ一方法においては、単に、
指定されたＸアドレスによって選択されたワード線が立
ち上がシ、メモリセルの読み出し動作を行うだけで、こ
のワード線に接続されているメモリセル、及びハリティ
セルの情報が各データ線に読み出され、増幅された信号
が当該メモリセル及びパリティセルに再書き込みされる
ことによって行われる。However, in the refresh method used in the conventional self-correcting LSI memory described above, simply
By simply starting up the word line selected by the specified X address and performing a memory cell read operation, the information of the memory cells and harness cells connected to this word line is read out to each data line. , by rewriting the amplified signal into the memory cell and parity cell.

この場合のエラー訂正動作は次のように行われる。つｔ
ｂ、このリフレッシュ動作に並行して、Ｘアドレスによ
って指定された１つのメモリセル又はパリティセルに関
して、前記したパリティ検査とエラー訂正動作を行うこ
とによって、ＸアドレスとＸアドレスによって指定され
た１つのセル情報のエラー訂正が行われる。The error correction operation in this case is performed as follows. Tsut
b. In parallel with this refresh operation, by performing the parity check and error correction operation described above on one memory cell or parity cell specified by the X address, the one cell specified by the X address and the X address is Error correction of information is performed.

この動作をＸアドレスをアドレスカウンタによって順に
増減させて、１サイクル毎に行うことにより、全ワード
線の選択が行われ全メモリセル及びパリティセルのりフ
レッシーが完了することになる。この間、ｌサイクル毎
のワード線の選択に際し、Ｘアドレスを指定することに
よってセル情報のエラー訂正が行われる。By performing this operation every cycle while sequentially incrementing or decrementing the X address using the address counter, all word lines are selected and all memory cells and parity cells are completed. During this time, errors in cell information are corrected by specifying the X address when selecting a word line every l cycles.

しかし、こうした方法では、一つのりフレッシー期間に
エラー訂正ができるメモリセルの数はワード線の数と同
じ数に限定され、全メモリセル及び全パリティセルのエ
ラー訂正を行うためには、更に、Ｙデコーダ側のデータ
線の数だけ、一連のりフレッシー動作を行わなければな
らない。However, in this method, the number of memory cells that can be error-corrected in one freshy period is limited to the same number as the number of word lines, and in order to correct errors in all memory cells and all parity cells, it is necessary to A series of freshening operations must be performed for the number of data lines on the decoder side.

例えば、ワード線とデータ線の数がともに５１２本ある
場合には、通常のダイナミックＲＡＭの２ミリ秒のリフ
レッシュ期間の間に、５１２ケのセルしかパリティ検査
及びエラー引止処理がなされず、全メモリセル及びパリ
ティセルのエラー訂正には２ミリ秒×５１２キ１秒の時
間が必要となる。For example, if there are 512 word lines and 512 data lines, only 512 cells undergo parity checking and error prevention during the 2 millisecond refresh period of a typical dynamic RAM; Error correction of memory cells and parity cells requires a time of 2 milliseconds x 512 x 1 seconds.

このため、データの読み出し又は書き込みを行わないセ
ルのソフトエラーが長い期間蓄積され、チップ全体のエ
ラー率が増大することになる。Therefore, soft errors in cells in which data is not read or written are accumulated for a long period of time, increasing the error rate of the entire chip.

本発明の目的は、こうした欠点を改善し、自己訂正機能
付きＬＳＩメモリにおいて、リフレッシ一時における全
メモリセル及びパリティセルのエラー検査・訂正を高速
に行うＬＳＩメモリを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to overcome these drawbacks and to provide an LSI memory with a self-correction function that performs error checking and correction of all memory cells and parity cells at high speed during refresh.

〔課題を解決するための手段〕[Means to solve the problem]

本発明の自己訂正機能付きＬＳＩメモリは、メモリセル
アレイと、水平パリティセルアレイと、垂直パリティセ
ルアレイと、これらのセルアレイのワード線を選択する
Ｘデコーダと、これらのセルアレイのデータ線及び水平
コード、垂直コードを選択するＹデーダと、前記水平コ
ード及び垂直コードのパリティ検査回路と、該パリティ
検査回路による検査の結果によりデータのエラーを訂正
するエラー訂正回路とから少なくとも構成されるＬＳＩ
メモリにおいて、 メモリデータのリフレッシュ時に、一つのワード線の選
択によるリフレッシュ用の読み出し動作に際し、当該ワ
ード線に接続する全メモリセル及び全パリティセルの情
報を検査用テークラッチ回路に蓄え、 続く他のワード線の選択によるリフレッシュ用の読み出
し動作に並行して、前記検査用テークラッチ回路内のセ
ル情報を用いて、当該セル情報を順に前記パリティ検査
回路とエラー訂正回路によりパリティ検査・エラー訂正
処理を行い、得られた訂正テークを前記検査用テークに
対応させた訂正用データラッチ回路に蓄え、 前記検査用テークラッチ回路内の全テークのエラー訂正
と該全訂正データの前記訂正用データラッチ回路への入
力ラッチ終了後に、前記ワード線を再び選択して、該ワ
ード線に接続する全メモリセル及び全パリティセルに前
記訂正用テークの書き込みを行うことを特徴とする。The self-correcting LSI memory of the present invention includes a memory cell array, a horizontal parity cell array, a vertical parity cell array, an X decoder for selecting word lines of these cell arrays, and data lines, horizontal codes, and vertical codes of these cell arrays. an LSI that includes at least a Y datater that selects a data, a parity check circuit for the horizontal code and the vertical code, and an error correction circuit that corrects data errors based on the results of the check by the parity check circuit.
In the memory, when memory data is refreshed, information on all memory cells and all parity cells connected to that word line is stored in a test take latch circuit when a refresh read operation is performed by selecting one word line, and information on all memory cells and all parity cells connected to that word line is stored in a test take latch circuit. In parallel with the refresh read operation by word line selection, the cell information in the test take latch circuit is used to sequentially perform parity check and error correction processing on the cell information by the parity check circuit and error correction circuit. and stores the obtained correction take in a correction data latch circuit corresponding to the test take, and performs error correction for all takes in the test take latch circuit and transfers all the corrected data to the correction data latch circuit. After input latching is completed, the word line is selected again and the correction take is written to all memory cells and all parity cells connected to the word line.

〔作用〕[Effect]

以上のようなりフレウシ−時のエラー検査・訂正処理を
行うことにより、本発明の自己訂正機能付きＬＳＩメモ
リは、一つのりフレッシー期間に訂正できるメモリセル
の数が従来のようなワード線の数で限定されず、Ｙデコ
ーダ側のデータ数の数の複数倍に増加させることができ
、全メモリセル及び全パリティセルのエラー訂正を行う
ためのリフレッシュ動作の回数を少なくできる。このた
め、テークの読み出し又は書き込みを行わないセルのン
フトエラーが長い期間蓄積されず、チップ全体のエラー
率が減少する利点がある。By performing the above-described error checking and correction processing during freshening, the LSI memory with self-correction function of the present invention can correct the number of memory cells in one freshening period compared to the number of word lines as in the conventional method. The number of data can be increased to multiple times the number of data on the Y decoder side without limitation, and the number of refresh operations for error correction of all memory cells and all parity cells can be reduced. Therefore, there is an advantage that the error rate of the cells in which no take is read or written is not accumulated for a long period of time, and the error rate of the entire chip is reduced.

〔実施例〕〔Example〕

以下、本発明の実施例について図面を参照して説明する
。Embodiments of the present invention will be described below with reference to the drawings.

第１図は本発明の一実施例の構成図で、１チツプ上に形
成されたＬＳＩメモリを示している。該ＬＳＩメモリは
、メモリセルアレイ１．水平パリティセルアレイ２．垂
直パリティセルアレイ３゜Ｘデコーダ４．Ｘデコーダ５
．水平パリティ検査回路８．垂直パリティ検査回路９．
検査用テークラッチ回路２１．訂正用データラッチ回路
２２゜４つの排他的論理和回路１３，１４．１５および
１６並びに論理積回路１７から成る。FIG. 1 is a block diagram of one embodiment of the present invention, showing an LSI memory formed on one chip. The LSI memory includes a memory cell array 1. Horizontal parity cell array2. Vertical parity cell array 3°X decoder 4. X decoder 5
．． Horizontal parity check circuit 8. Vertical parity check circuit 9.
Inspection key latch circuit 21. Correction data latch circuit 22 consists of four exclusive OR circuits 13, 14, 15 and 16 and an AND circuit 17.

メモリセルアレイ１は、例えば５１２Ｘ５１２のマトリ
クス構成であり、読み出し動作時には、ワードｆｆＭ６
の活性化により、−度に５１２個のメモリセルが読み出
される。この５１２個のメモリセルは、１６行×３２列
の仮想的なマトリクスを構成し、Ｘデコーダ５によって
指定される行と列で定まる１個のメモリセルのみの情報
が読み出しデータ信号７２となる。The memory cell array 1 has, for example, a 512×512 matrix configuration, and during a read operation, the word ffM6
By activation of , 512 memory cells are read at a time. These 512 memory cells constitute a virtual matrix of 16 rows and 32 columns, and the information of only one memory cell determined by the row and column designated by the X decoder 5 becomes the read data signal 72.

また、このメモリセルが属する、列の１６個のメモリセ
ルの情報と、行の３２個のメモリセルの情報は、それぞ
れ水平コードと垂直コードを形成するものとしてＸデコ
ーダ５によって選択され、水平パリティ検査回路８と垂
直パリティ検査回路９に供給される。Further, the information of the 16 memory cells in the column and the information of the 32 memory cells in the row to which this memory cell belongs are selected by the X decoder 5 as forming a horizontal code and a vertical code, respectively, and the horizontal parity The signal is supplied to a check circuit 8 and a vertical parity check circuit 9.

水平パリティアレイ２と垂直パリティアレイ３は、上述
の例に対応させれば、それぞれ１６Ｘ５１２と３２Ｘ５
１２のマトリクス構成であり、読み出し動作時には、ワ
ード線６１の活性化により、−度に１６個、３２個のパ
リティセルが読み出される。この１６個、３２個は、メ
モリセルアレイ１から読み出された５１２個のメモリセ
ルに対する前述の仮想マ）　ＩＪクスの１６行、３２列
に対応するものである。The horizontal parity array 2 and vertical parity array 3 are 16X512 and 32X5, respectively, corresponding to the above example.
In the read operation, 16 parity cells and 32 parity cells are read out at a time by activating the word line 61. These 16 and 32 correspond to the 16th row and 32nd column of the virtual matrix (IJ) for the 512 memory cells read from the memory cell array 1.

従って、Ｘデコーダ５は、仮想マトリクスの行と列を指
定したのと同一のアドレス情報により、２つのパリティ
セルを選択して、それぞれ水平パリティ検査回路８と垂
直パリティ検査Ｎ路９に供給する。このようなパリティ
セルの情報は、前述の水平コード又は垂直コードの情報
と合計した結果におけるゝ゛ｌ“の個数が、偶数パリテ
ィ方式と奇数パリティ方式のいずれを採用するかに応じ
て、偶数か奇数の一定になるように、テークの書き込み
動作時に予め書き込まれる。Therefore, the X decoder 5 selects two parity cells using the same address information that specifies the row and column of the virtual matrix and supplies them to the horizontal parity check circuit 8 and the vertical parity check N path 9, respectively. Such parity cell information is determined whether the number of "l" in the result of summing with the horizontal code or vertical code information described above is an even number or an odd number depending on whether the even parity method or the odd parity method is adopted. It is written in advance during the write operation of the take so that it is constant.

本実施例のＬＳＩメモリは、データの読み出し動作及び
テークの書き込み動作においては、第２図の従来例の自
己訂正機能付きＬＳＩメモリと同様に、パリティ検査及
びエラー訂正処理を行う。In the data read operation and take write operation, the LSI memory of this embodiment performs parity check and error correction processing in the same manner as the conventional LSI memory with self-correction function shown in FIG.

この動作において、検査用データラッチ回路２１及び訂
正用データラッチ回路２２は特別の働きをしない。In this operation, the test data latch circuit 21 and the correction data latch circuit 22 do not have any special function.

本実施例のＬＳＩメモリが利点を発揮するのは、リフレ
ッシュ動作時のエラー検知・訂正処理においてである。The LSI memory of this embodiment exhibits its advantages in error detection and correction processing during refresh operations.

つｌ）、メモリテークのリフレッシュ時に、Ｘデコーダ
４によって選択されたワード二゛１４− 線６が立ち上が９、このワード線６に接続する全メモリ
セル及び全パリティセルの情報が、メモリセルアレイ１
．水平パリティセルアレイ２おヨヒ垂直パリティセルア
レイ３から読み出され、検査用データラッチ回路２１に
蓄えられる。1) When refreshing the memory take, the word line 6 selected by the 1
．． The data is read from the horizontal parity cell array 2 and the vertical parity cell array 3 and stored in the test data latch circuit 21.

この後、リフレッシュ用のアドレスカウンタ（図示省略
）によって生成されるＸアドレスによって、順次他のワ
ード線が選択され、リフレッシュ動作が行われるが、こ
れらの動作に並行して、検査用データラッチ回路２１に
蓄えられているセル情報に対し、順に、パリティ検査・
エラー削正処理が行われる。Thereafter, other word lines are sequentially selected according to the X address generated by the refresh address counter (not shown), and a refresh operation is performed. In parallel with these operations, the test data latch circuit 21 parity check and cell information stored in
Error correction processing is performed.

つまシ、はじめに、エラー訂正処理用のＹアドレスカウ
ンタ（図示省略）によって生成されたＹアドレスで指定
される、検査用テークラッチ回路２１の中のセル情報に
対して、当該セルの属する水平コードを形成するセル情
報が、Ｙデコーダ５によって検査用データラッチ回路２
１から読み出され、水平パリティ検査回路８によってパ
リティ検査が行われる。同様に、垂直パリティに関して
も、垂直パリティ検査回路９によってパリティ検査が行
われる。First, for the cell information in the inspection take latch circuit 21 specified by the Y address generated by the Y address counter (not shown) for error correction processing, the horizontal code to which the cell belongs is determined. The cell information to be formed is sent to the inspection data latch circuit 2 by the Y decoder 5.
The horizontal parity check circuit 8 performs a parity check. Similarly, regarding vertical parity, the vertical parity check circuit 9 performs a parity check.

これらの両検査回路８および９の出力がゝゝ１“の場合
には、検査中のセル情報がエラーと判定され、両検査回
路出力の論理積信号１０（論理積回路１７の出力）と当
該セル情報の出力データ信号７の排他的論理和出力が、
当該セル情報の訂正された読み出しデータ信号１１とな
る。この訂正データ信号１１は当該セルに対応する同じ
Ｙアドレスで指定される訂正用テークラッチ回路２２に
蓄えられる。この一連の動作により、検査用データラッ
チ回路２１の中の一つのセル情報のエラー検知・訂正処
理が終了する。When the outputs of both test circuits 8 and 9 are "1", the cell information under test is determined to be an error, and the AND signal 10 (output of AND circuit 17) of both test circuits outputs and the corresponding The exclusive OR output of the cell information output data signal 7 is
This becomes the read data signal 11 with the cell information corrected. This correction data signal 11 is stored in a correction take latch circuit 22 designated by the same Y address corresponding to the cell. Through this series of operations, the error detection/correction process for one cell information in the test data latch circuit 21 is completed.

この後、Ｙアドレスカウンタの増減により、順次、検査
用データラッチ回路２１に蓄えられているセル情報が上
記と同様にエラー検知・訂正処理され、訂正された読み
出しデータ信号１１が訂正用データラッチ回路２２に蓄
えられる。こうした処理の繰り返しによって、検査用デ
ータラッチ回路２１の中の全メモリセル及び全パリティ
セルの情報のエラー訂正された情報が、訂正用データラ
ッチ回路２２の中に蓄えられることになる。Thereafter, as the Y address counter increases or decreases, the cell information stored in the test data latch circuit 21 is sequentially subjected to error detection and correction processing in the same manner as described above, and the corrected read data signal 11 is transferred to the correction data latch circuit. It is stored in 22. By repeating these processes, error-corrected information of all memory cells and all parity cells in the test data latch circuit 21 is stored in the correction data latch circuit 22.

この時点で、これらの検査用データを読み出したワード
線６を再び選択して、該ワード線に接続する全メモリセ
ル及び全パリティセルに訂正用データラッチ回路２２の
中の全データを書き込むことによって、１本のワード線
に接続する全セル情報の一括エラー訂正が終了する。At this point, the word line 6 from which these test data were read is selected again, and all the data in the correction data latch circuit 22 is written into all memory cells and all parity cells connected to the word line. , the batch error correction of all cell information connected to one word line is completed.

一般に、セル情報のエラー検知・訂正処理は、リフレッ
シュ動作におけるワード線の選択、メモリセル情報の読
み出し、増幅、再書き込みの一連の処理よシも高速であ
るため、１本のワード線のりフレッシー動作の間に、数
ビットのセル情報のエラー検知・訂正処理が行えること
になる。In general, cell information error detection and correction processing is faster than the word line selection in refresh operation, reading of memory cell information, amplification, and rewriting. During this time, error detection and correction processing for several bits of cell information can be performed.

従って、本実施例に示したリフレッシュ時のエラー検査
・訂正処理を行うことにょシ、一つのりフレッシー期間
に訂正できるメモリセルの数が、第２図に示した従来例
のように、ワード線の本数で限定されず、Ｙデコーダ側
のデータ線の数の複数倍に増加させることができ、全メ
モリセル及び＝１７− 全パリティセルのエラー訂正に要するリフレッシュ動作
の回数を低減できる利点を有する。Therefore, when performing the error check/correction process during refresh as shown in this embodiment, the number of memory cells that can be corrected in one refresh period is smaller than the number of word lines as in the conventional example shown in FIG. The number of lines is not limited, but can be increased to multiple times the number of data lines on the Y decoder side, and has the advantage that the number of refresh operations required for error correction of all memory cells and all parity cells can be reduced.

このことは、データの読み出し又は書き込みを長時間行
わないセルのンフトエラーが長期間蓄積されないため、
チップ全体のエラー率の減少に多大な効果を発揮するこ
とになる。This means that errors in cells that do not read or write data for a long time will not accumulate for a long time.
This will have a significant effect on reducing the error rate of the entire chip.

〔発明の効果〕〔Effect of the invention〕

以上、詳細に説明したとおり、本発明の自己訂正機能付
きＬＳＩメモリは、リフレッシュ時における全メモリセ
ル及びパリティセルのエラー検査・訂正を、従来の同種
のＬＳＩメモリに比べて格段に高速に行うことができ、
ンフトエラー率の小さい高信頼なＬＳＩメモリを実現で
きるという効果がある。As explained above in detail, the LSI memory with self-correction function of the present invention can perform error inspection and correction of all memory cells and parity cells during refresh at a much higher speed than conventional LSI memories of the same type. is possible,
This has the effect of realizing a highly reliable LSI memory with a low slip error rate.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例のＬＳＩメモリの構成図、第
２図は従来の自己訂正機能付きＬＳＩメモリの代表的な
構成図である。 図において、■・・・・・メモリセルアレイ、２・・・
・・・水平パリティセルアレイ、３−・・・・・垂直パ
リティセルアレイ、４・・・・・・Ｘデコーダ、５・・
・・・・Ｘデコーダ、６・・・・・・ワード線、８・・
・・・−水平バリティ検査回路、９・・・・−・垂直パ
リティ検査回路、１３，１４，１５゜１６・・・・・・
排他的論理和回路、２１・・・・・・検査用データラッ
チ回路、２２・・・・・・訂正用データラッチ回路、を
それぞれ示す。 代理人　弁理士　　内　原　　　晋FIG. 1 is a block diagram of an LSI memory according to an embodiment of the present invention, and FIG. 2 is a typical block diagram of a conventional LSI memory with a self-correcting function. In the figure, ■... Memory cell array, 2...
...Horizontal parity cell array, 3-...Vertical parity cell array, 4...X decoder, 5...
...X decoder, 6...Word line, 8...
...-Horizontal parity check circuit, 9...--Vertical parity check circuit, 13, 14, 15° 16...
An exclusive OR circuit, 21...a test data latch circuit, and 22...a correction data latch circuit are shown, respectively. Agent Patent Attorney Susumu Uchihara

Claims (1)

【特許請求の範囲】 メモリセルアレイと、水平パリティセルアレイと、垂直
パリティセルアレイと、これらのセルアレイのワード線
を選択するＸデコーダと、これらのセルアレイのデータ
線及び水平コード、垂直コードを選択するＹデコーダと
、前記水平コード及び垂直コードのパリティ検査回路と
、該パリティ検査回路による検査の結果によりデータの
エラーを訂正するエラー訂正回路とから少なくとも構成
されるＬＳＩメモリにおいて、 メモリデータのリフレッシュ時に、一つのワード線の選
択によるリフレッシュ用の読み出し動作に際し、当該ワ
ード線に接続する全メモリセル及び全パリティセルの情
報を検査用データラッチ回路に蓄え、 続く他のワード線の選択によるリフレッシュ用の読み出
し動作に並行して、前記検査用データラッチ回路内のセ
ル情報を用いて、当該セル情報を順に前記パリティ検査
回路とエラー訂正回路によりパリティ検査・エラー訂正
処理を行い、得られた訂正データを前記検査用データに
対応させた訂正用データラッチ回路に蓄え、 前記検査用データラッチ回路内の全データのエラー訂正
と該全訂正データの前記訂正用データラッチ回路への入
力ラッチ終了後に、前記ワード線を再び選択して、該ワ
ード線に接続する全メモリセル及び全パリティセルに前
記訂正用データの書き込みを行うことを特徴とする自己
訂正機能付きＬＳＩメモリ。[Claims] A memory cell array, a horizontal parity cell array, a vertical parity cell array, an X decoder that selects word lines of these cell arrays, and a Y decoder that selects data lines, horizontal codes, and vertical codes of these cell arrays. , a parity check circuit for the horizontal code and the vertical code, and an error correction circuit for correcting data errors based on the results of the check by the parity check circuit, wherein when memory data is refreshed, one When a refresh read operation is performed by selecting a word line, the information of all memory cells and all parity cells connected to the word line is stored in the test data latch circuit, and then used for a refresh read operation by selecting another word line. In parallel, using the cell information in the test data latch circuit, the cell information is sequentially subjected to parity check and error correction processing by the parity check circuit and error correction circuit, and the obtained corrected data is used for the test. The data is stored in a correction data latch circuit corresponding to the data, and after error correction of all the data in the test data latch circuit and input latching of all the correction data to the correction data latch circuit are completed, the word line is connected again. An LSI memory with a self-correction function, characterized in that the correction data is selectively written into all memory cells and all parity cells connected to the word line.