JP2000011688A - Semiconductor memory device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】この発明は半導体記憶装置に
関し、例えば、セルフリフレッシュモードを有するダイ
ナミック型ＲＡＭ（ランダムアクセスメモリ）ならびに
その低消費電力化及び製品歩留りの向上に利用して特に
有効な技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, for example, a dynamic RAM (random access memory) having a self-refresh mode, and a technique particularly effective for reducing power consumption and improving product yield. .
【０００２】[0002]
【従来の技術】直交して配置されるワード線及び相補ビ
ット線ならびにこれらのワード線及び相補ビット線の交
点に格子配列されるメモリセルを含むメモリアレイをそ
の基本構成要素とするダイナミック型ＲＡＭ等の半導体
記憶装置がある。ダイナミック型ＲＡＭのメモリアレイ
を構成するメモリセルは、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴ（金属酸化物半導体型電界効果ト
ランジスタ。この明細書では、ＭＯＳＦＥＴをして絶縁
ゲート型電界効果トランジスタの総称とする）からなる
いわゆるダイナミック型メモリセルであって、所定の周
期で保持情報を読み出し、再書き込みするリフレッシュ
動作を必要とする。このため、ダイナミック型ＲＡＭの
中には、すべてのワード線に関するリフレッシュ動作を
自律的に実行しうるいわゆるセルフリフレッシュモード
を有するものが多い。2. Description of the Related Art A dynamic RAM or the like, whose basic components are a memory array including word lines and complementary bit lines arranged orthogonally and memory cells arranged in a lattice at the intersections of these word lines and complementary bit lines. Semiconductor storage device. A memory cell constituting a memory array of a dynamic RAM is composed of an information storage capacitor and an address selection MOSFET (metal oxide semiconductor field effect transistor. In this specification, a MOSFET is a general term for an insulated gate field effect transistor). This is a so-called dynamic memory cell comprising a refresh operation of reading and rewriting held information at a predetermined cycle. For this reason, many dynamic RAMs have a so-called self-refresh mode in which a refresh operation for all word lines can be executed autonomously.
【０００３】一方、ハミング符号等の線型符号をもとに
データの誤りを検出・訂正するＥＣＣ（Ｅｒｒｏｒ Ｃ
ｏｒｒｅｃｔｉｎｇ Ｃｏｄｅ）回路があり、このよう
なＥＣＣ回路を内蔵するダイナミック型ＲＡＭ等の半導
体記憶装置がある。On the other hand, an ECC (Error C) that detects and corrects a data error based on a linear code such as a Hamming code.
and a semiconductor memory device such as a dynamic RAM incorporating such an ECC circuit.
【０００４】[0004]
【発明が解決しようとする課題】セルフリフレッシュモ
ードを有するダイナミック型ＲＡＭにおいて、リフレッ
シュ周期は、メモリセルの保持情報の誤反転を防止しダ
イナミック型ＲＡＭの製品歩留りを高める意味では短い
ほど効果的であるが、スタンバイ（待機）時に用いられ
ることの多いセルフリフレッシュモードの消費電力を考
慮した場合、リフレッシュ周期は逆に長いほど効果的と
なる。近年、ダイナミック型ＲＡＭの高集積化・大規模
化が進む中、スタンバイ時の低消費電力性は、特にバッ
テリーバックアップ機能を有するシステムで重要性を増
しつつある。したがって、セルフリフレッシュモードの
リフレッシュ周期は長くなる傾向にあり、これを受けて
ダイナミック型ＲＡＭの製品歩留りの低下が問題となり
つつある。In a dynamic RAM having a self-refresh mode, the shorter the refresh cycle, the more effective it is to prevent erroneous inversion of information held in a memory cell and to increase the product yield of the dynamic RAM. However, in consideration of the power consumption of the self-refresh mode, which is often used during standby, the longer the refresh cycle, the more effective. In recent years, as dynamic RAMs have become more highly integrated and larger in scale, low power consumption during standby has become increasingly important, especially in systems having a battery backup function. Therefore, the refresh cycle in the self-refresh mode tends to be long, and accordingly, a reduction in the product yield of the dynamic RAM is becoming a problem.
【０００５】これに対処するため、ダイナミック型ＲＡ
ＭにＥＣＣ回路を設け、ワード線単位で読み出される保
持情報の誤りを検出し、訂正する方法がとられが、ＥＣ
Ｃ回路を内蔵する従来のダイナミック型ＲＡＭでは、Ｅ
ＣＣ回路による保持情報の誤り検出・訂正処理が動作モ
ードに関係なく一律に行われる。周知のように、ＥＣＣ
回路は、多段の排他的論理和回路からなるシンドローム
ツリーや多入力の論理ゲートからなるシンドロームデコ
ーダ等を含み、保持情報に対する誤り検出・訂正処理が
終了するまでには比較的長い時間が必要となる。このた
め、ダイナミック型ＲＡＭのリードモードのアクセスタ
イムが遅くなり、ダイナミック型ＲＡＭを含むシステム
のマシンサイクルが制約を受ける結果となっている。To cope with this, a dynamic RA
M is provided with an ECC circuit, and a method of detecting and correcting an error in the held information read in word line units is adopted.
In a conventional dynamic RAM incorporating a C circuit, E
The error detection / correction processing of the held information by the CC circuit is uniformly performed regardless of the operation mode. As we all know, ECC
The circuit includes a syndrome tree composed of a multi-stage exclusive OR circuit, a syndrome decoder composed of a multi-input logic gate, and the like, and a relatively long time is required until the error detection / correction processing on the held information is completed. . For this reason, the access time of the read mode of the dynamic RAM is delayed, and the machine cycle of the system including the dynamic RAM is restricted.
【０００６】この発明の目的は、ダイナミック型ＲＡＭ
等のアクセスタイム及びこれを含むシステムのマシンサ
イクルに影響を与えることなく、ダイナミック型ＲＡＭ
等の低消費電力化を図り、その製品歩留りを高めること
にある。An object of the present invention is to provide a dynamic RAM
Dynamic RAM without affecting the access time and the machine cycle of the system including the same.
And the like, to reduce the power consumption and increase the product yield.
【０００７】この発明の前記ならびにその他の目的と新
規な特徴は、この明細書の記述及び添付図面から明らか
になるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
【０００８】[0008]
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、次
の通りである。すなわち、セルフリフレッシュモードを
有するダイナミック型ＲＡＭ等に、ワード線単位で保持
情報の誤りを検出し、訂正するＥＣＣ回路を設けるとと
もに、このＥＣＣ回路を、セルフリフレッシュモード時
のみ選択的に動作状態とし、あるいはリードモード時に
も動作状態する場合、再書き込みされる保持情報に対し
てのみ誤り検出・訂正処理を施し、指定されたアドレス
の読み出しデータは、誤り検出・訂正処理を施すことな
く外部に出力する。The following is a brief description of an outline of typical inventions disclosed in the present application. In other words, a dynamic RAM or the like having a self-refresh mode is provided with an ECC circuit for detecting and correcting an error in held information in word line units, and selectively operating this ECC circuit only in the self-refresh mode. Alternatively, when the operating state is maintained even in the read mode, the error detection / correction processing is performed only on the held information to be rewritten, and the read data at the specified address is output to the outside without performing the error detection / correction processing. .
【０００９】上記した手段によれば、指定されたアドレ
スの読み出しデータの出力動作を遅らせることなく、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができる。
この結果、ダイナミック型ＲＡＭ等のアクセスタイム及
びこれを含むシステムのマシンサイクルに影響を与える
ことなく、ダイナミック型ＲＡＭ等の特にセルフリフレ
ッシュモードにおける低消費電力化を図り、その製品歩
留りを高めることができる。According to the above-described means, it is possible to detect and correct an error in software-based held information due to a particularly prolonged refresh cycle without delaying the output operation of read data at a specified address. it can.
As a result, without affecting the access time of the dynamic RAM and the like and the machine cycle of the system including the dynamic RAM, the power consumption of the dynamic RAM and the like, particularly in the self-refresh mode, can be reduced, and the product yield can be increased. .
【００１０】[0010]
【発明の実施の形態】図１には、この発明が適用された
ダイナミック型ＲＡＭ（半導体記憶装置）の第１の実施
例のブロック図が示されている。同図をもとに、まずこ
の実施例のダイナミック型ＲＡＭの構成及び動作の概要
について説明する。なお、図１の各ブロックを構成する
回路素子は、公知のＭＯＳＦＥＴ集積回路の製造技術に
より、単結晶シリコンのような１個の半導体基板面上に
形成される。FIG. 1 is a block diagram showing a dynamic RAM (semiconductor memory device) according to a first embodiment of the present invention. First, an outline of the configuration and operation of the dynamic RAM according to this embodiment will be described with reference to FIG. The circuit elements constituting each block in FIG. 1 are formed on a single semiconductor substrate surface such as single crystal silicon by a known MOSFET integrated circuit manufacturing technique.
【００１１】図１において、この実施例のダイナミック
型ＲＡＭは、半導体基板面の大半を占めて配置されるメ
モリアレイＭＡＲＹをその基本構成要素とする。メモリ
アレイＭＡＲＹは、図の垂直方向に平行して配置される
所定数のワード線と、水平方向に平行して配置される所
定数組の相補ビット線とを含む。これらのワード線及び
相補ビット線の交点には、情報蓄積キャパシタ及びアド
レス選択ＭＯＳＦＥＴからなる多数のダイナミック型メ
モリセルが格子状に配置される。なお、後述するよう
に、メモリアレイＭＡＲＹの図の上側のｎ＋１組の相補
ビット線に結合されるメモリセルは、実質的なデータ保
持に供され、図の下側のｐ＋１組の相補ビット線に結合
されるメモリセルは、後述するＥＣＣ回路による保持情
報の誤り検出・訂正処理を実現するためのチェックビッ
ト保持に供される。Referring to FIG. 1, the dynamic RAM of this embodiment has a memory array MARY arranged so as to occupy most of the surface of a semiconductor substrate as its basic component. Memory array MARY includes a predetermined number of word lines arranged in parallel in the vertical direction in the figure, and a predetermined number of sets of complementary bit lines arranged in parallel in the horizontal direction. At the intersections of these word lines and complementary bit lines, a large number of dynamic memory cells composed of information storage capacitors and address selection MOSFETs are arranged in a grid. As will be described later, the memory cells coupled to the (n + 1) th set of complementary bit lines on the upper side of the figure of the memory array MARY are used for substantial data holding, and are connected to the (p + 1) th set of complementary bit lines on the lower side of the figure. The coupled memory cells are used for holding check bits for implementing error detection / correction processing of held information by an ECC circuit described later.
【００１２】メモリアレイＭＡＲＹを構成するワード線
は、図の下方においてＸアドレスデコーダＸＤに結合さ
れ、択一的に所定の選択レベルとされる。このＸアドレ
スデコーダＸＤには、ＸアドレスバッファＸＢからｉ＋
１ビットの内部アドレス信号Ｘ０〜Ｘｉが供給され、タ
イミング発生回路ＴＧから内部制御信号ＸＧが供給され
る。また、ＸアドレスバッファＸＢには、外部のアクセ
ス装置からアドレス入力端子Ａ０〜Ａｉを介してＸアド
レス信号ＡＸ０〜ＡＸｉが時分割的に供給されるととも
に、リフレッシュ制御回路ＲＦＣから同じくｉ＋１ビッ
トのリフレッシュアドレス信号Ｒ０〜Ｒｉが供給され
る。ＸアドレスバッファＸＢには、さらにタイミング発
生回路ＴＧから内部制御信号ＸＬ及びＳＲＦが供給さ
れ、リフレッシュ制御回路ＲＦＣには内部制御信号ＳＲ
Ｆが供給される。また、セルフリフレッシュモード時に
リフレッシュ制御回路ＲＦＣによって形成されるリフレ
ッシュ制御信号ＲＦは、タイミング発生回路ＴＧに供給
される。The word lines constituting the memory array MARY are coupled to an X address decoder XD at the lower part of the figure, and are alternatively set to a predetermined selection level. This X address decoder XD has i +
One-bit internal address signals X0 to Xi are supplied, and an internal control signal XG is supplied from a timing generation circuit TG. The X address buffer XB is supplied with X address signals AX0 to AXi in a time division manner from an external access device via address input terminals A0 to Ai, and also receives a refresh address of i + 1 bits from the refresh control circuit RFC. Signals R0 to Ri are supplied. The internal control signals XL and SRF are further supplied to the X address buffer XB from the timing generation circuit TG, and the internal control signal SR is supplied to the refresh control circuit RFC.
F is supplied. The refresh control signal RF generated by the refresh control circuit RFC in the self refresh mode is supplied to the timing generation circuit TG.
【００１３】なお、内部制御信号ＸＬは、ダイナミック
型ＲＡＭが通常のリード（読み出し）モード又はライト
（書き込み）モードあるいはセルフリフレッシュモード
で選択状態とされるとき、所定のタイミングで選択的に
ハイレベルとされ、内部制御信号ＳＲＦは、ダイナミッ
ク型ＲＡＭがセルフリフレッシュモードで選択状態とさ
れるとき、所定のタイミングで選択的にハイレベルとさ
れる。The internal control signal XL is selectively set to a high level at a predetermined timing when the dynamic RAM is selected in a normal read (read) mode, a write (write) mode, or a self-refresh mode. The internal control signal SRF is selectively set to a high level at a predetermined timing when the dynamic RAM is selected in the self-refresh mode.
【００１４】リフレッシュ制御回路ＲＦＣは、図示され
ないタイマー回路を含み、ダイナミック型ＲＡＭがセル
フリフレッシュモードとされ内部制御信号ＳＲＦがハイ
レベルとされるとき、予め定められた所定の周期でリフ
レッシュ制御信号ＲＦを選択的にハイレベルとする。ま
た、リフレッシュ制御回路ＲＦＣは、ｉ＋１ビットのバ
イナリーカウンタを含み、１ワード線に関するリフレッ
シュ動作が終了した時点でこのバイナリーカウンタを更
新して、リフレッシュアドレス信号Ｒ０〜Ｒｉを形成す
る。リフレッシュ制御回路ＲＦＣにより形成されるリフ
レッシュ制御信号ＲＦは、タイミング発生回路ＴＧに供
給され、リフレッシュアドレス信号Ｒ０〜Ｒｉは、上記
のようにＸアドレスバッファＸＢに供給される。The refresh control circuit RFC includes a timer circuit (not shown). When the dynamic RAM is set to the self-refresh mode and the internal control signal SRF is set to the high level, the refresh control circuit RFC supplies the refresh control signal RF at a predetermined cycle. Selectively set to high level. The refresh control circuit RFC includes an (i + 1) -bit binary counter, and updates the binary counter when a refresh operation for one word line is completed to form refresh address signals R0 to Ri. The refresh control signal RF formed by the refresh control circuit RFC is supplied to the timing generation circuit TG, and the refresh address signals R0 to Ri are supplied to the X address buffer XB as described above.
【００１５】ＸアドレスバッファＸＢは、ダイナミック
型ＲＡＭが通常のリードモード又はライトモードとされ
内部制御信号ＳＲＦがロウレベルとされるとき、外部の
アクセス装置からアドレス入力端子Ａ０〜Ａｉを介して
供給されるＸアドレス信号ＡＸ０〜ＡＸｉを内部制御信
号ＸＬに従って取り込み、保持する。また、ダイナミッ
ク型ＲＡＭがセルフリフレッシュモードとされ内部制御
信号ＳＲＦがハイレベルとされるときには、リフレッシ
ュ制御回路ＲＦＣから供給されるリフレッシュアドレス
信号Ｒ０〜Ｒｉを内部制御信号ＸＬに従って取り込み、
保持する。そして、これらのＸアドレス信号又はリフレ
ッシュアドレス信号をもとに内部アドレス信号Ｘ０〜Ｘ
ｉを形成し、ＸアドレスデコーダＸＤに供給する。The X address buffer XB is supplied from an external access device via address input terminals A0 to Ai when the dynamic RAM is set to a normal read mode or write mode and the internal control signal SRF is set to a low level. X address signals AX0 to AXi are fetched and held in accordance with internal control signal XL. When the dynamic RAM is set to the self-refresh mode and the internal control signal SRF is set to the high level, the refresh address signals R0 to Ri supplied from the refresh control circuit RFC are taken in according to the internal control signal XL.
Hold. Then, based on these X address signals or refresh address signals, internal address signals X0 to X
i is formed and supplied to the X address decoder XD.
【００１６】ＸアドレスデコーダＸＤは、内部制御信号
ＸＧのハイレベルを受けて選択的に動作状態となり、Ｘ
アドレスバッファＸＢから供給される内部アドレス信号
Ｘ０〜Ｘｉをデコードして、メモリアレイＭＡＲＹの対
応するワード線を択一的に所定の選択レベルとする。な
お、ワード線の選択レベルは、高電位側動作電源となる
電源電圧ＶＤＤより少なくともダイナミック型メモリセ
ルを構成するアドレス選択ＭＯＳＦＥＴのしきい値電圧
分以上高い高電圧とされる。The X address decoder XD selectively operates when receiving the high level of the internal control signal XG.
The internal address signals X0 to Xi supplied from the address buffer XB are decoded, and the corresponding word lines of the memory array MARY are alternatively set to a predetermined selection level. The word line selection level is a high voltage that is at least higher than the power supply voltage VDD serving as the high-potential-side operation power supply by at least the threshold voltage of the address selection MOSFET constituting the dynamic memory cell.
【００１７】次に、メモリアレイＭＡＲＹを構成する相
補ビット線は、図の左方においてセンスアンプＳＡに結
合される。また、このセンスアンプＳＡを介してＥＣＣ
回路ＥＣＣに接続されるとともに、択一的に相補共通デ
ータ線ＣＤ＊（ここで、非反転共通データ線ＣＤＴ及び
反転共通データ線ＣＤＢを、合わせて相補共通データ線
ＣＤ＊のように＊を付して表す。また、それが有効とさ
れるとき選択的にハイレベルとされるいわゆる非反転信
号等についてはその名称の末尾にＴを付して表し、それ
が有効とされるとき選択的にロウレベルとされるいわゆ
る反転信号等についてはその名称の末尾にＢを付して表
す。以下同様）に接続される。Next, the complementary bit lines forming the memory array MARY are coupled to the sense amplifier SA on the left side of the figure. In addition, ECC is applied via this sense amplifier SA.
In addition to being connected to the circuit ECC, the complementary common data line CD * (here, the non-inverting common data line CDT and the inverting common data line CDB are combined with * like the complementary common data line CD *) In addition, a so-called non-inverted signal or the like which is selectively set to a high level when the signal is valid is represented by adding a T to the end of its name, and selectively when the signal is valid. A so-called inverted signal at a low level is indicated by adding a B to the end of its name.
【００１８】センスアンプＳＡには、Ｙアドレスデコー
ダＹＤから図示されない所定ビットのビット線選択信号
が供給されるとともに、タイミング発生回路ＴＧから内
部制御信号ＰＣ，ＰＡならびにＥＣが供給される。ＥＣ
Ｃ回路ＥＣＣには、タイミング発生回路ＴＧから内部制
御信号ＥＷが供給される。また、ＹアドレスデコーダＹ
Ｄには、ＹアドレスバッファＹＢからｉ＋１ビットの内
部アドレス信号Ｙ０〜Ｙｉが供給され、タイミング発生
回路ＴＧから内部制御信号ＹＧが供給される。Ｙアドレ
スバッファＹＢには、外部のアクセス装置からアドレス
入力端子Ａ０〜Ａｉを介してＹアドレス信号ＡＹ０〜Ａ
Ｙｉが時分割的に供給されるとともに、タイミング発生
回路ＴＧから内部制御信号ＹＬが供給される。The sense amplifier SA is supplied with a bit line selection signal of a predetermined bit (not shown) from a Y address decoder YD, and is supplied with internal control signals PC, PA and EC from a timing generation circuit TG. EC
The C control circuit ECC is supplied with the internal control signal EW from the timing generation circuit TG. Also, a Y address decoder Y
D is supplied with i + 1-bit internal address signals Y0 to Yi from a Y address buffer YB, and an internal control signal YG from a timing generation circuit TG. The Y address buffer YB receives Y address signals AY0 to AY0 from external access devices through address input terminals A0 to Ai.
Yi is supplied in a time-division manner, and an internal control signal YL is supplied from a timing generation circuit TG.
【００１９】ここで、内部制御信号ＰＣは、ダイナミッ
ク型ＲＡＭが非選択状態とされる間ハイレベルとされ、
内部制御信号ＰＡは、ダイナミック型ＲＡＭが通常のリ
ードモード又はライトモードあるいはセルフリフレッシ
ュモードで選択状態とされるとき所定のタイミングで選
択的にハイレベルとされる。また、内部制御信号ＥＣ
は、ダイナミック型ＲＡＭがセルフリフレッシュモード
で選択状態とされる間ハイレベルとされ、内部制御信号
ＥＷは、ダイナミック型ＲＡＭがセルフリフレッシュモ
ードで選択状態とされるとき、ＥＣＣ回路ＥＣＣによる
保持情報の誤り検出・訂正が終了するタイミングで一時
的にハイレベルとされる。Here, the internal control signal PC is at a high level while the dynamic RAM is in the non-selected state,
The internal control signal PA is selectively set to a high level at a predetermined timing when the dynamic RAM is selected in a normal read mode, write mode, or self-refresh mode. Also, the internal control signal EC
Is set to a high level while the dynamic RAM is selected in the self-refresh mode, and the internal control signal EW indicates that the error of the information held by the ECC circuit ECC when the dynamic RAM is selected in the self-refresh mode. It is temporarily set to the high level at the timing when the detection / correction ends.
【００２０】ＹアドレスバッファＹＢは、アドレス入力
端子Ａ０〜Ａｉを介して供給されるＹアドレス信号ＡＹ
０〜ＡＹｉを内部制御信号ＹＬに従って取り込み、保持
するとともに、これらのＹアドレス信号をもとに内部ア
ドレス信号Ｙ０〜Ｙｉを形成して、Ｙアドレスデコーダ
ＹＤに供給する。また、ＹアドレスデコーダＹＤは、内
部制御信号ＹＧのハイレベルを受けて選択的に動作状態
とされ、内部アドレス信号Ｙ０〜Ｙｉをデコードして、
センスアンプＳＡに対する上記ビット線選択信号の対応
するビットを択一的にハイレベルの選択レベルとする。The Y address buffer YB is provided with a Y address signal AY supplied via address input terminals A0 to Ai.
0 to AYi are captured and held in accordance with the internal control signal YL, and internal address signals Y0 to Yi are formed based on these Y address signals and supplied to the Y address decoder YD. The Y address decoder YD is selectively activated in response to the high level of the internal control signal YG, decodes the internal address signals Y0 to Yi, and
A bit corresponding to the bit line selection signal for the sense amplifier SA is alternatively set to a high selection level.
【００２１】センスアンプＳＡは、メモリアレイＭＡＲ
Ｙの各相補ビット線に対応して設けられる所定数の単位
回路を含み、これらの単位回路のそれぞれは、一対のＣ
ＭＯＳ（相補型ＭＯＳ）インバータが交差結合されてな
る単位増幅回路と、Ｎチャンネル型の３個のプリチャー
ジＭＯＳＦＥＴが直並列結合されてなるビット線プリチ
ャージ回路と、相補共通データ線ＣＤ＊との間に設けら
れるＮチャンネル型の一対のスイッチＭＯＳＦＥＴと、
ＥＣＣ回路ＥＣＣの対応する入出力ノードとの間に設け
られるＮチャンネル型のもう一対のスイッチＭＯＳＦＥ
Ｔとをそれぞれ含む。このうち、各単位回路の単位増幅
回路は、ダイナミック型ＲＡＭが選択状態とされ内部制
御信号ＰＡがハイレベルとされることで選択的にかつ一
斉に動作状態となり、メモリアレイＭＡＲＹの選択ワー
ド線に結合された所定数のメモリセルから対応する相補
ビット線を介して出力される微小読み出し信号をそれぞ
れ増幅して、ハイレベル又はロウレベルの２値読み出し
信号とする。The sense amplifier SA is connected to the memory array MAR
Y includes a predetermined number of unit circuits provided corresponding to respective complementary bit lines of Y. Each of these unit circuits includes a pair of C
A unit amplifier circuit in which MOS (complementary MOS) inverters are cross-coupled, a bit line precharge circuit in which three N-channel precharge MOSFETs are connected in series and parallel, and a complementary common data line CD * A pair of N-channel switch MOSFETs provided between them,
Another pair of N-channel switches MOSFE provided between the corresponding input / output nodes of the ECC circuit ECC
T. Of these, the unit amplifier circuit of each unit circuit is selectively and simultaneously activated by the dynamic RAM being selected and the internal control signal PA being set to the high level, and is connected to the selected word line of the memory array MARY. The small read signals output from the coupled predetermined number of memory cells via the corresponding complementary bit lines are respectively amplified to produce high-level or low-level binary read signals.
【００２２】一方、センスアンプＳＡの各単位回路のビ
ット線プリチャージ回路を構成するプリチャージＭＯＳ
ＦＥＴは、内部制御信号ＰＣのハイレベルを受けて選択
的にかつ一斉にオン状態となり、メモリアレイＭＡＲＹ
の対応する相補ビット線の非反転及び反転信号線を所定
の中間電位にプリチャージする。また、各単位回路の一
方のスイッチＭＯＳＦＥＴ対は、ビット線選択信号の対
応するビットのハイレベルを受けて択一的にオン状態と
なり、メモリアレイＭＡＲＹの対応する相補ビット線と
相補共通データ線ＣＤ＊との間を選択的に接続状態とす
る。さらに、各単位回路の他方のスイッチＭＯＳＦＥＴ
対は、ダイナミック型ＲＡＭがセルフリフレッシュモー
ドとされるとき内部制御信号ＥＣのハイレベルを受けて
選択的にかつ一斉にオン状態となり、各単位回路の単位
増幅回路の相補入出力ノードとＥＣＣ回路ＥＣＣの対応
する入出力ノードとの間を接続状態とする。On the other hand, a precharge MOS constituting a bit line precharge circuit of each unit circuit of the sense amplifier SA
The FETs are selectively and simultaneously turned on in response to the high level of the internal control signal PC, and the memory array MARY is turned on.
Of the corresponding complementary bit lines are precharged to a predetermined intermediate potential. One switch MOSFET pair of each unit circuit is alternatively turned on in response to the high level of the corresponding bit of the bit line selection signal, and the corresponding complementary bit line and complementary common data line CD of the memory array MARY are turned on. * Is selectively connected. Furthermore, the other switch MOSFET of each unit circuit
When the dynamic RAM is set to the self refresh mode, the pair is selectively and simultaneously turned on in response to the high level of the internal control signal EC, and the complementary input / output node of the unit amplifier circuit of each unit circuit and the ECC circuit ECC Is connected to the corresponding input / output node.
【００２３】ＥＣＣ回路ＥＣＣは、特に制限されない
が、保持情報の１ビット誤りを検出・訂正し、２ビット
以上の誤りを検出しうるＳＥＣ・ＤＥＤ（Ｓｉｎｇｌｅ
Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ・Ｄｏｕｂｌｅ
Ｅｒｒｏｒ Ｄｅｔｅｃｔｉｏｎ）型のＥＣＣ回路とさ
れ、センスアンプＳＡの各単位回路に対応して設けられ
る所定数の入出力ノードを備える。これらの入出力ノー
ドは、ダイナミック型ＲＡＭがセルフリフレッシュモー
ドとされ内部制御信号ＥＣがハイレベルとされるとき、
センスアンプＳＡの各単位回路のもう一対のスイッチＭ
ＯＳＦＥＴを介して対応する単位増幅回路の相補入出力
ノードに接続される。このとき、ＥＣＣ回路ＥＣＣは、
実質選択的に動作状態となり、メモリアレイＭＡＲＹの
選択されたワード線に結合された所定数のメモリセルか
ら対応する相補ビット線を介して出力されセンスアンプ
ＳＡの対応する単位増幅回路によって増幅された保持情
報つまり２値読み出し信号の誤りを検出し、訂正する。
訂正された保持情報は、内部制御信号ＥＷがハイレベル
とされるとき、センスアンプＳＡの対応する単位回路に
それぞれ伝達され、メモリアレイＭＡＲＹの選択ワード
線に結合された所定数のメモリセルに再書き込みされ
る。なお、ＥＣＣ回路ＥＣＣの具体的構成及び動作につ
いては、後で詳細に説明する。Although not particularly limited, the ECC circuit ECC detects and corrects a 1-bit error in held information, and can detect an error of 2 bits or more in SEC.DED (Single).
Error Correction Double
An error detection (ECC) circuit is provided, and has a predetermined number of input / output nodes provided corresponding to each unit circuit of the sense amplifier SA. These input / output nodes are used when the dynamic RAM is set to the self-refresh mode and the internal control signal EC is set to the high level.
Another pair of switches M of each unit circuit of the sense amplifier SA
It is connected to the complementary input / output node of the corresponding unit amplifier circuit via the OSFET. At this time, the ECC circuit ECC is
The memory cell is substantially selectively operated, and is output from a predetermined number of memory cells coupled to the selected word line of the memory array MARY via the corresponding complementary bit line and amplified by the corresponding unit amplifier circuit of the sense amplifier SA. The error of the held information, that is, the error of the binary read signal is detected and corrected.
When the internal control signal EW is set to the high level, the corrected held information is transmitted to the corresponding unit circuit of the sense amplifier SA, and is returned to a predetermined number of memory cells coupled to the selected word line of the memory array MARY. Is written. The specific configuration and operation of the ECC circuit ECC will be described later in detail.
【００２４】センスアンプＳＡによりメモリアレイＭＡ
ＲＹの指定された相補ビット線が選択的に接続される相
補共通データ線ＣＤ＊は、その他方においてデータ入出
力回路ＩＯに結合される。このデータ入出力回路ＩＯに
は、タイミング発生回路ＴＧから図示されない内部制御
信号ＷＰ及びＯＣが供給される。The memory array MA is operated by the sense amplifier SA.
Complementary common data line CD * to which the designated complementary bit line of RY is selectively connected is coupled to data input / output circuit IO on the other side. The data input / output circuit IO is supplied with internal control signals WP and OC (not shown) from the timing generation circuit TG.
【００２５】データ入出力回路ＩＯは、それぞれ１個の
ライトアンプ及びメインアンプならびにデータ入力バッ
ファ及びデータ出力バッファを含む。このうち、ライト
アンプの出力端子及びメインアンプの入力端子は、相補
共通データ線ＣＤ＊に共通結合される。また、ライトア
ンプの入力端子は、データ入力バッファの出力端子に結
合され、メインアンプの出力端子は、データ出力バッフ
ァの入力端子に結合される。データ入力バッファの入力
端子は、データ入力端子Ｄｉｎに結合され、データ出力
バッファの出力端子は、データ出力端子Ｄｏｕｔに結合
される。データ入出力回路ＩＯのライトアンプには、上
記内部制御信号ＷＰが供給され、データ出力バッファに
は、内部制御信号ＯＣが供給される。The data input / output circuit IO includes one write amplifier and one main amplifier, and a data input buffer and a data output buffer. Among these, the output terminal of the write amplifier and the input terminal of the main amplifier are commonly connected to a complementary common data line CD *. An input terminal of the write amplifier is coupled to an output terminal of the data input buffer, and an output terminal of the main amplifier is coupled to an input terminal of the data output buffer. The input terminal of the data input buffer is coupled to the data input terminal Din, and the output terminal of the data output buffer is coupled to the data output terminal Dout. The internal control signal WP is supplied to the write amplifier of the data input / output circuit IO, and the internal control signal OC is supplied to the data output buffer.
【００２６】データ入出力回路ＩＯのデータ入力バッフ
ァは、ダイナミック型ＲＡＭがライトモードで選択状態
とされるとき、データ入力端子Ｄｉｎを介して供給され
る書き込みデータを取り込み、ライトアンプに伝達す
る。このとき、データ入出力回路ＩＯのライトアンプ
は、内部制御信号ＷＰのハイレベルを受けて選択的に動
作状態となり、データ入力バッファから伝達される書き
込みデータを所定の相補書き込み信号とした後、相補共
通データ線ＣＤ＊からセンスアンプＳＡを介してメモリ
アレイＭＡＲＹの選択された１個のメモリセルに書き込
む。When the dynamic RAM is selected in the write mode, the data input buffer of the data input / output circuit IO takes in the write data supplied via the data input terminal Din and transmits it to the write amplifier. At this time, the write amplifier of the data input / output circuit IO selectively operates in response to the high level of the internal control signal WP, and sets the write data transmitted from the data input buffer to a predetermined complementary write signal. The data is written from the common data line CD * to one selected memory cell of the memory array MARY via the sense amplifier SA.
【００２７】一方、データ入出力回路ＩＯのメインアン
プは、ダイナミック型ＲＡＭがリードモードで選択状態
とされるとき、メモリアレイＭＡＲＹの選択された１個
のメモリセルからセンスアンプＳＡ及び相補共通データ
線ＣＤ＊を介して出力される２値読み出し信号をさらに
増幅し、データ出力バッファに伝達する。このとき、デ
ータ入出力回路ＩＯのデータ出力バッファは、内部制御
信号ＯＣのハイレベルを受けて選択的に動作状態とな
り、メインアンプから伝達される読み出しデータをデー
タ出力端子Ｄｏｕｔを介して外部のアクセス装置に出力
する。On the other hand, when the dynamic RAM is selected in the read mode, the main amplifier of the data input / output circuit IO starts with the sense amplifier SA and the complementary common data line from one selected memory cell of the memory array MARY. The binary read signal output via CD * is further amplified and transmitted to the data output buffer. At this time, the data output buffer of the data input / output circuit IO selectively operates in response to the high level of the internal control signal OC, and outputs read data transmitted from the main amplifier to the external access terminal via the data output terminal Dout. Output to the device.
【００２８】タイミング発生回路ＴＧは、外部のアクセ
ス装置から起動制御信号として供給されるロウアドレス
ストローブ信号ＲＡＳＢ，カラムアドレスストローブ信
号ＣＡＳＢならびにライトイネーブル信号ＷＥＢと、リ
フレッシュ制御回路ＲＦＣから供給されるリフレッシュ
制御信号ＲＦとをもとに、上記各種の内部制御信号を選
択的に形成して、ダイナミック型ＲＡＭの各部に供給す
る。The timing generation circuit TG includes a row address strobe signal RASB, a column address strobe signal CASB, and a write enable signal WEB supplied as a start control signal from an external access device, and a refresh control signal supplied from a refresh control circuit RFC. The various internal control signals are selectively formed on the basis of the RF and supplied to each section of the dynamic RAM.
【００２９】この実施例において、ＥＣＣ回路ＥＣＣ
は、前述のように、ダイナミック型ＲＡＭがセルフリフ
レッシュモードとされ内部制御信号ＳＲＦがハイレベル
とされるとき選択的に動作状態とされる。言い換えるな
らば、この実施例の場合、セルフリフレッシュモードで
検出されたビット誤りはすべてＥＣＣ回路ＥＣＣにより
訂正された後、再書き込みされる訳であって、例えばビ
ット誤りの発生状況を試験するための試験動作を正常に
実施することができない。このため、この実施例のダイ
ナミック型ＲＡＭにはテストパッドＰＴＥＳが設けら
れ、このテストパッドＰＴＥＳに例えばハイレベルの試
験信号が入力されることで、タイミング発生回路ＴＧに
よる内部制御信号ＥＣ及びＥＷの形成が停止される。こ
の結果、所定のテストモード時は、外部からＥＣＣ回路
ＥＣＣによる保持情報の誤り検出訂正動作を意図的に停
止することができ、これによって例えばビット誤りの発
生状況を試験するための試験動作等を正常に実施できる
ものとなる。In this embodiment, the ECC circuit ECC
As described above, when the dynamic RAM is set to the self-refresh mode and the internal control signal SRF is set to the high level, it is selectively activated. In other words, in the case of this embodiment, all the bit errors detected in the self-refresh mode are corrected by the ECC circuit ECC and then rewritten, for example, for testing the occurrence of bit errors. Test operation cannot be performed normally. For this reason, a test pad PTES is provided in the dynamic RAM of this embodiment, and when a high-level test signal is input to the test pad PTES, for example, the timing control circuit TG forms the internal control signals EC and EW. Is stopped. As a result, in the predetermined test mode, the error detection / correction operation of the held information by the ECC circuit ECC can be intentionally stopped from the outside, whereby, for example, a test operation for testing the state of occurrence of a bit error can be performed. It can be implemented normally.
【００３０】図２には、図１のダイナミック型ＲＡＭに
含まれるメモリアレイＭＡＲＹ及びセンスアンプＳＡの
一実施例の部分的な回路図が示されている。同図をもと
に、この実施例のダイナミック型ＲＡＭに含まれるメモ
リアレイＭＡＲＹ及びセンスアンプＳＡの具体的構成及
び動作を説明する。なお、同図において、そのチャネル
（バックゲート）部に矢印が付されるＭＯＳＦＥＴはＰ
チャンネル型であり、矢印の付されないＮチャンネルＭ
ＯＳＦＥＴと区別して示される。FIG. 2 is a partial circuit diagram of one embodiment of the memory array MARY and the sense amplifier SA included in the dynamic RAM of FIG. The specific configuration and operation of the memory array MARY and the sense amplifier SA included in the dynamic RAM of this embodiment will be described with reference to FIG. In the figure, the MOSFET with an arrow at its channel (back gate) portion is a P-channel MOSFET.
N-channel M without channel arrow type
It is shown separately from the OSFET.
【００３１】図２において、メモリアレイＭＡＲＹは、
図の垂直方向に平行して配置されるｍ＋１本のワード線
Ｗ０〜Ｗｍと、図の水平方向に平行して配置される合計
（ｎ＋１）＋（ｐ＋１）組の相補ビット線Ｂ０＊〜Ｂｎ
＊ならびにＢＣ０＊〜ＢＣｐ＊とを含む。これらのワー
ド線及び相補ビット線の交点には、情報蓄積キャパシタ
Ｃｓ及びアドレス選択ＭＯＳＦＥＴＱａからなる合計
（ｍ＋１）×（ｎ＋ｐ＋２）個のダイナミック型メモリ
セルが格子状に配置される。In FIG. 2, the memory array MARY is
A total of (n + 1) + (p + 1) sets of complementary bit lines B0 * to Bn arranged in parallel with the (m + 1) word lines W0 to Wm arranged in parallel with the vertical direction in FIG.
* And BC0 * to BCp *. At the intersections of these word lines and complementary bit lines, a total of (m + 1) × (n + p + 2) dynamic memory cells composed of an information storage capacitor Cs and an address selection MOSFET Qa are arranged in a grid.
【００３２】メモリアレイＭＡＲＹの同一列に配置され
たｍ＋１個のメモリセルの情報蓄積キャパシタＣｓの一
方の電極は、アドレス選択ＭＯＳＦＥＴＱａを介して対
応する相補ビット線Ｂ０＊〜Ｂｎ＊あるいはＢＣ０＊〜
ＢＣｐ＊に所定の規則性をもって交互に結合される。ま
た、メモリアレイＭＡＲＹの同一行に配置されたｎ＋ｐ
＋２個のメモリセルのアドレス選択ＭＯＳＦＥＴＱａの
ゲートは、対応するワード線Ｗ０〜Ｗｍにそれぞれ共通
結合される。さらに、メモリアレイＭＡＲＹを構成する
すべてのメモリセルの情報蓄積キャパシタＣｓの他方の
電極には、電源電圧ＶＤＤ及び接地電位ＶＳＳ間の中間
電圧ＨＶが供給される。One electrode of the information storage capacitor Cs of the (m + 1) memory cells arranged in the same column of the memory array MARY is connected to the corresponding complementary bit line B0 * -Bn * or BC0 *-through the address selection MOSFET Qa.
They are alternately connected to BCp * with a predetermined regularity. Also, n + p arranged on the same row of the memory array MARY
The gates of the address selection MOSFETs Qa of the +2 memory cells are commonly coupled to corresponding word lines W0 to Wm, respectively. Further, an intermediate voltage HV between the power supply voltage VDD and the ground potential VSS is supplied to the other electrodes of the information storage capacitors Cs of all the memory cells constituting the memory array MARY.
【００３３】この実施例において、メモリアレイＭＡＲ
Ｙのワード線Ｗ０〜Ｗｍと相補ビット線Ｂ０＊〜Ｂｎ＊
の交点に配置される（ｍ＋１）×（ｎ＋１）個のメモリ
セルは、実質的なデータ保持に供され、ワード線Ｗ０〜
Ｗｍと相補ビット線ＢＣ０＊〜ＢＣｐ＊の交点に配置さ
れる（ｍ＋１）×（ｐ＋１）個のメモリセルは、ＥＣＣ
回路ＥＣＣによる誤り検出・訂正のためのチェックビッ
トの保持に供される。これらのチェックビットは、ライ
トモードにおけるデータの書き換え時、ＥＣＣ回路ＥＣ
Ｃにより生成され、対応するメモリセルに書き込まれ
る。In this embodiment, the memory array MAR
Y word lines W0-Wm and complementary bit lines B0 * -Bn *
(M + 1) × (n + 1) memory cells arranged at the intersection of
(M + 1) × (p + 1) memory cells arranged at the intersection of Wm and the complementary bit lines BC0 * to BCp *
It is used for holding check bits for error detection and correction by the circuit ECC. These check bits are used by the ECC circuit EC when rewriting data in the write mode.
C and written to the corresponding memory cell.
【００３４】次に、センスアンプＳＡは、メモリアレイ
ＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊ならびにＢＣ０
＊〜ＢＣｐ＊に対応して設けられるｎ＋ｐ＋２個の単位
回路を含み、これらの単位回路のそれぞれは、図２に例
示されるように、ＰチャンネルＭＯＳＦＥＴＰ２及びＮ
チャンネルＭＯＳＦＥＴＮ２ならびにＰチャンネルＭＯ
ＳＦＥＴＰ３及びＮチャンネルＭＯＳＦＥＴＮ３からな
る一対のＣＭＯＳインバータが交差結合されてなる単位
増幅回路と、Ｎチャンネル型の３個のプリチャージＭＯ
ＳＦＥＴＮ８〜ＮＡが直並列結合されてなるビット線プ
リチャージ回路と、各単位増幅回路の相補入出力ノード
と相補共通データ線ＣＤ＊との間にそれぞれ設けられる
Ｎチャンネル型の一対のスイッチＭＯＳＦＥＴＮ４及び
Ｎ５と、ＥＣＣ回路ＥＣＣの対応する入出力ノードＥ０
＊〜Ｅｎ＊あるいはＥＣ０＊〜ＥＣｐ＊との間にそれぞ
れ設けられるＮチャンネル型のもう一対のスイッチＭＯ
ＳＦＥＴＮ６及びＮ７（スイッチ手段）とをそれぞれ含
む。Next, the sense amplifier SA is connected to the complementary bit lines B0 * to Bn * and BC0 of the memory array MARY.
* To BCp *, and includes n + p + 2 unit circuits. Each of these unit circuits includes a P-channel MOSFET P2 and an N-channel MOSFET N2 as illustrated in FIG.
Channel MOSFET N2 and P-channel MO
A unit amplifier circuit in which a pair of CMOS inverters composed of an SFET P3 and an N-channel MOSFET N3 are cross-coupled; and three N-channel precharge MOs
A bit line precharge circuit in which SFETs N8 to NA are connected in series / parallel, and a pair of N-channel type switch MOSFETs N4 and N5 provided between a complementary input / output node of each unit amplifier circuit and a complementary common data line CD *, respectively. And the corresponding input / output node E0 of the ECC circuit ECC
* To En * or EC0 * to ECp *, another pair of N-channel switches MO provided respectively.
SFETs N6 and N7 (switch means), respectively.
【００３５】センスアンプＳＡの各単位回路の単位増幅
回路を構成するＭＯＳＦＥＴＰ２及びＰ３のソースは、
コモンソース線ＣＳＰに共通結合され、ＭＯＳＦＥＴＮ
２及びＮ３のソースは、コモンソース線ＣＳＮに共通結
合される。コモンソース線ＣＳＰは、Ｐチャンネル型の
駆動ＭＯＳＦＥＴＰ１を介して電源電圧ＶＤＤに結合さ
れ、コモンソース線ＣＳＮは、Ｎチャンネル型の駆動Ｍ
ＯＳＦＥＴＮ１を介して接地電位ＶＳＳに結合される。
駆動ＭＯＳＦＥＴＮ１のゲートには、タイミング発生回
路ＴＧから前記内部制御信号ＰＡが供給され、駆動ＭＯ
ＳＦＥＴＰ１のゲートには、そのインバータＶ１による
反転信号が供給される。The sources of the MOSFETs P2 and P3 forming the unit amplifier circuit of each unit circuit of the sense amplifier SA are as follows:
MOSFET N connected to the common source line CSP
The sources of 2 and N3 are commonly coupled to a common source line CSN. The common source line CSP is coupled to the power supply voltage VDD via a P-channel drive MOSFET P1, and the common source line CSN is connected to an N-channel drive M
It is coupled to ground potential VSS via OSFET N1.
The internal control signal PA is supplied from the timing generation circuit TG to the gate of the drive MOSFET N1, and the drive MO
An inverted signal from the inverter V1 is supplied to the gate of the SFET P1.
【００３６】これにより、センスアンプＳＡの各単位回
路の単位増幅回路は、内部制御信号ＰＡがハイレベルと
され駆動ＭＯＳＦＥＴＰ１及びＮ１がともにオン状態と
されることで選択的にかつ一斉にオン状態となり、メモ
リアレイＭＡＲＹの選択されたワード線に結合されたｎ
＋ｐ＋２個のメモリセルから対応する相補ビット線Ｂ０
＊〜Ｂｎ＊あるいはＢＣ０＊〜ＢＣｐ＊を介して出力さ
れる微小読み出し信号をそれぞれ増幅して、電源電圧Ｖ
ＤＤをそのハイレベルとし接地電位ＶＳＳをそのロウレ
ベルとするような２値読み出し信号とする。As a result, the unit amplifier circuit of each unit circuit of the sense amplifier SA is selectively and simultaneously turned on by setting the internal control signal PA to the high level and turning on both the drive MOSFETs P1 and N1. , N coupled to a selected word line of memory array MARY.
+ P + 2 memory cells and corresponding complementary bit line B0
* To Bn * or BC0 * to BCp * to amplify the small read signals,
A binary read signal is set such that DD is at the high level and the ground potential VSS is at the low level.
【００３７】一方、センスアンプＳＡの各単位回路のプ
リチャージＭＯＳＦＥＴＮ８〜ＮＡのゲートには、タイ
ミング発生回路ＴＧから前記内部制御信号ＰＣが共通に
供給され、プリチャージＭＯＳＦＥＴＮ９及びＮＡの共
通結合されたドレインには、図示されない内部電圧発生
回路から中間電圧ＨＶが共通に供給される。また、各単
位回路のスイッチＭＯＳＦＥＴＮ４及びＮ５のゲートに
は、ＹアドレスデコーダＹＤから対応するビット線選択
信号ＹＳ０〜ＹＳｎあるいはＹＣＳ０〜ＹＣＳｐがそれ
ぞれ供給され、スイッチＭＯＳＦＥＴＮ６及びＮ７のゲ
ートには、タイミング発生回路ＴＧから内部制御信号Ｅ
Ｃが共通に供給される。On the other hand, the internal control signal PC is supplied in common from the timing generation circuit TG to the gates of the precharge MOSFETs N8 to NA of each unit circuit of the sense amplifier SA, and the drains of the precharge MOSFETs N9 and NA are connected in common. , An intermediate voltage HV is commonly supplied from an internal voltage generation circuit (not shown). Further, corresponding bit line selection signals YS0 to YSn or YCS0 to YCSp are respectively supplied from the Y address decoder YD to gates of the switch MOSFETs N4 and N5 of each unit circuit, and a timing generation circuit is provided to gates of the switch MOSFETs N6 and N7. Internal control signal E from TG
C is supplied in common.
【００３８】これにより、センスアンプＳＡの各単位回
路のプリチャージＭＯＳＦＥＴＮ８〜ＮＡは、ダイナミ
ック型ＲＡＭが非選択状態とされるとき、内部制御信号
ＰＣのハイレベルを受けて選択的にかつ一斉にオン状態
となり、メモリアレイＭＡＲＹの対応する相補ビット線
Ｂ０＊〜Ｂｎ＊あるいはＢＣ０＊〜ＢＣｐ＊の非反転及
び反転信号線を中間電圧ＨＶにプリチャージする。ま
た、各単位回路のスイッチＭＯＳＦＥＴＮ４及びＮ５
は、対応するビット線選択信号ＹＳ０〜ＹＳｎあるいは
ＹＣＳ０〜ＹＣＳｐのハイレベルを受けて択一的にオン
状態となり、メモリアレイＭＡＲＹの対応する相補ビッ
ト線Ｂ０＊〜Ｂｎ＊あるいはＢＣ０＊〜ＢＣｐ＊と相補
共通データ線ＣＤ＊との間を選択的に接続状態とする。
さらに、各単位回路のスイッチＭＯＳＦＥＴＮ６及びＮ
７は、ダイナミック型ＲＡＭがセルフリフレッシュモー
ドとされるとき、内部制御信号ＥＣのハイレベルを受け
て選択的にかつ一斉にオン状態となり、センスアンプＳ
Ａの対応する単位増幅回路の相補入出力ノードとＥＣＣ
回路ＥＣＣの対応する相補入出力ノードＥ０＊〜Ｅｎ＊
あるいはＥＣ０＊〜ＥＣｐ＊との間を選択的に接続状態
とする。Thus, the precharge MOSFETs N8 to NA of each unit circuit of the sense amplifier SA are selectively and simultaneously turned on in response to the high level of the internal control signal PC when the dynamic RAM is in the non-selected state. In this state, the non-inverted and inverted signal lines of the corresponding complementary bit lines B0 * to Bn * or BC0 * to BCp * of the memory array MARY are precharged to the intermediate voltage HV. The switch MOSFETs N4 and N5 of each unit circuit
Are selectively turned on in response to the high level of the corresponding bit line selection signal YS0 to YSn or YCS0 to YCSp, and are set to the corresponding complementary bit lines B0 * to Bn * or BC0 * to BCp * of the memory array MARY. It is selectively connected to the complementary common data line CD *.
Further, the switch MOSFETs N6 and N
When the dynamic RAM is set to the self-refresh mode, it receives the high level of the internal control signal EC and selectively and simultaneously turns on the sense amplifiers S.
Complementary input / output node of corresponding unit amplifier circuit of A and ECC
Corresponding complementary input / output nodes E0 * to En * of circuit ECC
Alternatively, a connection state between EC0 * and ECp * is selectively set.
【００３９】図３には、図１のダイナミック型ＲＡＭに
含まれるＥＣＣ回路ＥＣＣの一実施例のブロック図が示
されている。同図をもとに、この実施例のダイナミック
型ＲＡＭに含まれるＥＣＣ回路ＥＣＣの具体的構成及び
動作を説明する。FIG. 3 is a block diagram showing one embodiment of the ECC circuit ECC included in the dynamic RAM of FIG. The specific configuration and operation of the ECC circuit ECC included in the dynamic RAM of this embodiment will be described with reference to FIG.
【００４０】図３において、ＥＣＣ回路ＥＣＣは、シン
ドロームツリーＳＴ，シンドロームデコーダＳＤならび
にデータ訂正回路ＤＣを含む。このうち、シンドローム
ツリーＳＴには、センスアンプＳＡの各単位回路から、
メモリアレイＭＡＲＹの選択ワード線に結合されたｎ＋
ｐ＋２個のメモリセルの保持情報に対応する非反転信号
Ｅ０Ｔ〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣｐＴが供給さ
れ、シンドロームデコーダＳＤには、シンドロームツリ
ーＳＴからその出力信号たるｑ＋１ビットのシンドロー
ムＳ０〜Ｓｑが供給される。また、データ訂正回路ＤＣ
には、センスアンプＳＡの各単位回路から上記非反転信
号Ｅ０Ｔ〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣｐＴが供給さ
れるとともに、シンドロームデコーダＳＤからその出力
信号たるデータ訂正信号Ｃ０〜ＣｎならびにＣＣ０〜Ｃ
Ｃｐが供給される。In FIG. 3, the ECC circuit ECC includes a syndrome tree ST, a syndrome decoder SD, and a data correction circuit DC. Among them, the syndrome tree ST includes, from each unit circuit of the sense amplifier SA,
N + coupled to the selected word line of the memory array MARY
Non-inverted signals E0T to EnT and EC0T to ECpT corresponding to the held information of the p + 2 memory cells are supplied, and the syndrome decoder SD is supplied with the q + 1-bit syndromes S0 to Sq as the output signals from the syndrome tree ST. . The data correction circuit DC
Are supplied with the non-inverted signals E0T to EnT and EC0T to ECpT from each unit circuit of the sense amplifier SA, and output data correction signals C0 to Cn and CC0 to C0 as output signals from the syndrome decoder SD.
Cp is supplied.
【００４１】データ訂正回路ＤＣの出力信号は、インバ
ータＶ２と書き込み回路となるクロックドインバータＶ
３を経た後、センスアンプＳＡに対する再書き込み信号
の非反転信号Ｅ０Ｔ〜ＥｎＴあるいはＥＣ０Ｔ〜ＥＣｐ
Ｔとなり、同じく書き込み回路となるクロックドインバ
ータＶ４を経た後、その反転信号Ｅ０Ｂ〜ＥｎＢあるい
はＥＣ０Ｂ〜ＥＣｐＢとなる。クロックドインバータＶ
３及びＶ４の制御端子には、タイミング発生回路ＴＧか
ら内部制御信号ＥＷが共通に供給される。前述のよう
に、内部制御信号ＥＷは、ダイナミック型ＲＡＭがセル
フリフレッシュモードで選択状態とされるとき、ＥＣＣ
回路ＥＣＣによる保持情報の誤り検出・訂正が終了する
所定のタイミングで一時的にハイレベルとされる。The output signal of the data correction circuit DC is composed of an inverter V2 and a clocked inverter V serving as a write circuit.
3, the non-inverted signal E0T to EnT or EC0T to ECp of the rewrite signal for the sense amplifier SA.
T, and after passing through a clocked inverter V4 also serving as a write circuit, the inverted signals E0B to EnB or EC0B to ECpB are obtained. Clocked inverter V
The internal control signal EW is commonly supplied to the control terminals 3 and V4 from the timing generation circuit TG. As described above, when the dynamic RAM is set to the selected state in the self-refresh mode, the internal control signal EW is set to the ECC.
It is temporarily set to a high level at a predetermined timing when the error detection and correction of the held information by the circuit ECC is completed.
【００４２】ＥＣＣ回路ＥＣＣのシンドロームツリーＳ
Ｔは、センスアンプＳＡの各単位回路から供給される非
反転信号Ｅ０Ｔ〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣｐＴ、
あるいは前段の排他的論理和回路の出力信号を所定の組
み合わせで受ける図示されない複数段の排他的論理和回
路を含む。これらの排他的論理和回路は、例えば修正ハ
ミング符号のような線型符号をもとに非反転信号Ｅ０Ｔ
〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣｐＴ、つまりはメモリ
アレイＭＡＲＹの選択ワード線に結合されるｎ＋ｐ＋２
個のメモリセルから読み出されセンスアンプＳＡの対応
する単位増幅回路によって増幅された保持情報のビット
誤りを検出し、シンドロームＳ０〜Ｓｑを所定の組み合
わせで選択的にハイレベル又はロウレベルとする。ECC circuit ECC syndrome tree S
T denotes non-inverted signals E0T to EnT and EC0T to ECpT supplied from each unit circuit of the sense amplifier SA,
Alternatively, it includes a plurality of exclusive OR circuits (not shown) that receive output signals of the preceding exclusive OR circuit in a predetermined combination. These exclusive OR circuits generate the non-inverted signal E0T based on a linear code such as a modified Hamming code.
To EnT and EC0T to ECpT, that is, n + p + 2 coupled to the selected word line of the memory array MARY.
A bit error of the held information read from the memory cells and amplified by the corresponding unit amplifier circuit of the sense amplifier SA is detected, and the syndromes S0 to Sq are selectively set to a high level or a low level in a predetermined combination.
【００４３】一方、シンドロームデコーダＳＤは、例え
ばデータ訂正信号Ｃ０〜ＣｎならびにＣＣ０〜ＣＣｐに
対応して設けられるｎ＋ｐ＋２個のｑ＋１入力の論理ゲ
ートを含む。これらの論理ゲートの各入力端子には、シ
ンドロームツリーＳＴの出力信号たるシンドロームＳ０
〜Ｓｑあるいはその反転信号が所定の組み合わせでそれ
ぞれ供給され、その出力信号は、対応するデータ訂正信
号Ｃ０〜ＣｎあるいはＣＣ０〜ＣＣｐとなる。シンドロ
ームデコーダＳＤの各論理ゲートは、その第１ないし第
ｑ＋１の入力端子に供給されるシンドロームＳ０〜Ｓｑ
あるいはその反転信号がともにハイレベルとされること
でその出力信号つまりデータ訂正信号Ｃ０〜Ｃｎあるい
はＣＣ０〜ＣＣｐを選択的にハイレベルとする。On the other hand, the syndrome decoder SD includes, for example, n + p + 2 q + 1-input logic gates provided corresponding to the data correction signals C0 to Cn and CC0 to CCp. Each of the input terminals of these logic gates has a syndrome S0 as an output signal of the syndrome tree ST.
To Sq or their inverted signals are supplied in a predetermined combination, and the output signals are corresponding data correction signals C0 to Cn or CC0 to CCp. Each of the logic gates of the syndrome decoder SD has syndromes S0 to Sq supplied to its first to (q + 1) th input terminals.
Alternatively, the output signals, that is, the data correction signals C0 to Cn or CC0 to CCp are selectively set to the high level by setting both of the inverted signals to the high level.
【００４４】次に、データ訂正回路ＤＣは、上記非反転
信号Ｅ０Ｔ〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣｐＴに対応
して設けられるｎ＋ｐ＋２個の２入力排他的論理和回路
ＥＯを含む。これらの排他的論理和回路ＥＯの一方の入
力端子には、対応する非反転信号Ｅ０Ｔ〜ＥｎＴあるい
はＥＣ０Ｔ〜ＥＣｐＴがそれぞれ供給される。また、そ
の他方の入力端子には、シンドロームデコーダＳＤから
対応するデータ訂正信号Ｃ０〜ＣｎあるいはＣＣ０〜Ｃ
Ｃｐがそれぞれ供給され、その出力信号は、インバータ
Ｖ２を介してクロックドインバータＶ３の入力端子に供
給され、あるいは直接クロックドインバータＶ４の入力
端子に供給される。Next, the data correction circuit DC includes n + p + 2 2-input exclusive OR circuits EO provided corresponding to the non-inverted signals E0T to EnT and EC0T to ECpT. One input terminal of these exclusive OR circuits EO is supplied with corresponding non-inverted signals E0T to EnT or EC0T to ECpT, respectively. The other input terminal is provided with a corresponding data correction signal C0-Cn or CC0-Cn from the syndrome decoder SD.
Cp is supplied, and the output signal is supplied to the input terminal of the clocked inverter V3 via the inverter V2 or directly to the input terminal of the clocked inverter V4.
【００４５】これにより、センスアンプＳＡから出力さ
れる非反転信号Ｅ０Ｔ〜ＥｎＴならびにＥＣ０Ｔ〜ＥＣ
ｐＴは、対応するデータ訂正信号Ｃ０〜ＣｎあるいはＣ
Ｃ０〜ＣＣｐがロウレベルつまり論理“０”とされると
き、そのままつまりはその論理レベルが訂正されること
なく書き込み回路となるインバータＶ３及びＶ４に伝達
され、対応するデータ訂正信号Ｃ０〜ＣｎあるいはＣＣ
０〜ＣＣｐがハイレベルつまり論理“１”とされるとき
は、その論理レベルが反転された後、つまりその論理レ
ベルが訂正された後インバータＶ３及びＶ４に伝達され
る。As a result, the non-inverted signals E0T to EnT and EC0T to EC output from the sense amplifier SA are output.
pT is the corresponding data correction signal C0 to Cn or C
When C0 to CCp are set to low level, that is, logic "0", the logic level is transmitted to the inverters V3 and V4 serving as write circuits without correction, and the corresponding data correction signals C0 to Cn or CC are not corrected.
When 0 to CCp are at a high level, that is, logic "1", the logic level is inverted, that is, the logic level is corrected and then transmitted to the inverters V3 and V4.
【００４６】書き込み回路となるクロックドインバータ
Ｖ３及びＶ４は、内部制御信号ＥＷがハイレベルとされ
ることで選択的に動作状態となり、データ修正回路ＤＣ
の対応する排他的論理和回路ＥＯの出力信号をそのまま
の論理レベルで非反転入出力ノードＥ０Ｔ〜ＥｎＴある
いはＥＣ０Ｔ〜ＥＣｐＴに伝達し、あるいはその論理レ
ベルを反転して反転入出力ノードＥ０Ｂ〜ＥｎＢならび
にＥＣ０Ｂ〜ＥＣｐＢに伝達する。これらの非反転及び
反転信号は、センスアンプＳＡを介してメモリアレイＭ
ＡＲＹの選択ワード線に結合されたｎ＋ｐ＋２個のメモ
リセルに伝達され、再書き込みされる。これらのことか
ら、メモリアレイＭＡＲＹの選択ワード線に結合された
ｎ＋ｐ＋２個のメモリセルから読み出された保持情報の
ビット誤りは、ＥＣＣ回路ＥＣＣにより検出・訂正され
るものとなる。The clocked inverters V3 and V4 serving as write circuits are selectively activated when the internal control signal EW is set to a high level, and the data correction circuit DC
Of the corresponding exclusive OR circuit EO is transmitted to the non-inverting input / output nodes E0T to EnT or EC0T to ECpT at the same logical level, or the logical level is inverted to inverting input / output nodes E0B to EnB and It is transmitted to EC0B to ECpB. These non-inverted and inverted signals are supplied to the memory array M via the sense amplifier SA.
The data is transmitted to n + p + 2 memory cells coupled to the selected word line of ARY and rewritten. From these facts, the bit error of the held information read from the (n + p + 2) memory cells coupled to the selected word line of the memory array MARY is detected and corrected by the ECC circuit ECC.
【００４７】図４には、図１のダイナミック型ＲＡＭの
通常リードモード時の第１の実施例の信号波形図が示さ
れている。同図をもとに、この実施例のダイナミック型
ＲＡＭの通常リードモードの具体的動作及びその特徴に
ついて説明する。FIG. 4 is a signal waveform diagram of the first embodiment in the normal read mode of the dynamic RAM of FIG. The specific operation and the features of the dynamic RAM of this embodiment in the normal read mode will be described with reference to FIG.
【００４８】図４において、この実施例のダイナミック
型ＲＡＭは、ロウアドレスストローブ信号ＲＡＳＢがロ
ウレベルとされることで選択的に選択状態とされ、この
ロウアドレスストローブ信号ＲＡＳＢの立ち下がりエッ
ジにおいて図示されないライトイネーブル信号ＷＥＢが
ハイレベルとされることで選択的に通常リードモードと
される。アドレス入力端子Ａ０〜Ａｉには、ロウアドレ
スストローブ信号ＲＡＳＢの立ち下がりエッジに同期し
てアクセス対象となるアドレスのＸアドレス信号ＡＸが
供給され、図示されないカラムアドレスストローブ信号
ＣＡＳＢの立ち下がりエッジに同期してそのＹアドレス
信号ＡＹが供給される。In FIG. 4, the dynamic RAM of this embodiment is selectively selected by setting the row address strobe signal RASB to a low level, and a write (not shown) is performed at the falling edge of the row address strobe signal RASB. When the enable signal WEB is set to the high level, the normal read mode is selectively set. The address input terminals A0 to Ai are supplied with an X address signal AX of an address to be accessed in synchronization with a falling edge of a row address strobe signal RASB, and in synchronization with a falling edge of a column address strobe signal CASB (not shown). The Y address signal AY is supplied.
【００４９】タイミング発生回路ＴＧでは、ロウアドレ
スストローブ信号ＲＡＳＢの立ち下がりを受けてセンス
アンプＳＡに対する内部制御信号ＰＣがロウレベルとさ
れた後、ＸアドレスバッファＸＢに対する内部制御信号
ＸＬがハイレベルとされる。また、所定の時間をおいて
ＸアドレスデコーダＸＤに対する内部制御信号ＸＧがハ
イレベルとされ、さらに所定の時間をおいてセンスアン
プＳＡに対する内部制御信号ＰＡがハイレベルとされ
る。ＸアドレスバッファＸＢ及びリフレッシュ制御回路
ＲＦＣに対する内部制御信号ＳＲＦならびにＥＣＣ回路
ＥＣＣに対する内部制御信号ＥＣ及びＥＷは、ともにロ
ウレベルのままとされる。In the timing generation circuit TG, the internal control signal PC for the sense amplifier SA is set to the low level in response to the fall of the row address strobe signal RASB, and then the internal control signal XL for the X address buffer XB is set to the high level. . Further, after a predetermined time, the internal control signal XG for the X address decoder XD is set to the high level, and further after a predetermined time, the internal control signal PA for the sense amplifier SA is set to the high level. The internal control signal SRF for the X address buffer XB and the refresh control circuit RFC and the internal control signals EC and EW for the ECC circuit ECC are both kept at the low level.
【００５０】センスアンプＳＡでは、内部制御信号ＰＣ
のロウレベルを受けて各単位回路のプリチャージＭＯＳ
ＦＥＴＮ８〜ＮＡがオフ状態となり、メモリアレイＭＡ
ＲＹの相補ビット線Ｂ０＊〜Ｂｎ＊ならびにＢＣ０＊〜
ＢＣｐ＊に対するプリチャージ動作が停止される。ま
た、ＸアドレスバッファＸＢでは、内部制御信号ＸＬの
立ち上がりを受けてアドレス入力端子Ａ０〜ＡｉのＸア
ドレス信号ＡＸが取り込まれ、内部アドレス信号Ｘ０〜
Ｘｉとなる。さらに、ＸアドレスデコーダＸＤでは、内
部制御信号ＸＧのハイレベルを受けてＸアドレス信号Ａ
Ｘのデコードが開始され、所定時間後、指定されたワー
ド線Ｗａが択一的に所定の選択レベルとされる。この結
果、メモリアレイＭＡＲＹの相補ビット線Ｂ０＊〜Ｂｎ
＊ならびにＢＣ０＊〜ＢＣｐ＊には、選択ワード線Ｗａ
に結合されたｎ＋ｐ＋２個のメモリセルからその保持情
報に応じた微小読み出し信号が出力される。In sense amplifier SA, internal control signal PC
Precharge MOS of each unit circuit in response to the low level of
The FETs N8 to NA are turned off, and the memory array MA
RY complementary bit lines B0 * -Bn * and BC0 *-
The precharge operation for BCp * is stopped. Further, the X address buffer XB receives the X address signal AX of the address input terminals A0 to Ai in response to the rising of the internal control signal XL, and receives the internal address signals X0 to X0.
Xi. Further, the X address decoder XD receives the high level of the internal control signal XG and receives the X address signal A
Decoding of X is started, and after a predetermined time, the designated word line Wa is alternatively set to a predetermined selection level. As a result, the complementary bit lines B0 * to Bn of the memory array MARY
* And BC0 * to BCp * are connected to the selected word line Wa.
Output a small read signal in accordance with the held information from the n + p + 2 memory cells coupled to.
【００５１】メモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊ならびにＢＣ０＊〜ＢＣｐ＊に出力された微
小読み出し信号は、内部制御信号ＰＡがハイレベルとさ
れることで、センスアンプＳＡの対応する単位増幅回路
によってそれぞれ増幅され、ハイレベル又はロウレベル
の２値読み出し信号とされる。これらの２値読み出し信
号は、Ｙアドレス信号ＡＹに従って択一的に選択され、
センスアンプＳＡから相補共通データ線ＣＤ，データ入
出力回路ＩＯのデータ出力バッファならびにデータ出力
端子Ｄｏｕｔを介して外部のアクセス装置に出力され
る。The complementary bit line B0 of the memory array MARY
The small read signals output to ** to Bn * and BC0 * to BCp * are respectively amplified by the corresponding unit amplifier circuit of the sense amplifier SA when the internal control signal PA is set to the high level, and are set to the high level or the low level. Is a binary read signal. These binary read signals are alternatively selected according to the Y address signal AY,
The data is output from the sense amplifier SA to an external access device via the complementary common data line CD, the data output buffer of the data input / output circuit IO, and the data output terminal Dout.
【００５２】ところで、ダイナミック型ＲＡＭが通常リ
ードモードとされるとき、センスアンプＳＡ及びＥＣＣ
回路ＥＣＣに対する内部制御信号ＥＣ及びＥＷはロウレ
ベルのままとされ、ＥＣＣ回路ＥＣＣの動作は実質的に
停止される。したがって、メモリアレイＭＡＲＹの選択
ワード線Ｗａに結合されるｎ＋ｐ＋２個のメモリセルか
ら読み出された保持情報に対するＥＣＣ回路ＥＣＣの誤
り検出・訂正は行われず、読み出しデータＲＤは、ＥＣ
Ｃ回路ＥＣＣの動作時間の影響を受けることなく、比較
的短いアクセスタイムｔａｃ１をもって外部のアクセス
装置に出力される。また、このとき、読み出しデータＲ
Ｄにビット誤りが生じていることも考えられるが、その
発生確率は極めて低く、後述するリフレッシュモード時
のビット誤り検出・訂正処理によってビット誤りの蓄積
も防止される。When the dynamic RAM is set to the normal read mode, the sense amplifiers SA and ECC
The internal control signals EC and EW for the circuit ECC are kept at the low level, and the operation of the ECC circuit ECC is substantially stopped. Therefore, the ECC circuit ECC does not perform error detection / correction on the held information read from the (n + p + 2) memory cells coupled to the selected word line Wa of the memory array MARY, and the read data RD is read from the EC.
The signal is output to an external access device with a relatively short access time tac1 without being affected by the operation time of the C circuit ECC. At this time, the read data R
It is conceivable that a bit error has occurred in D, but the probability of occurrence is extremely low, and accumulation of bit errors is prevented by a bit error detection / correction process in the refresh mode described later.
【００５３】図５には、図１のダイナミック型ＲＡＭの
セルフリフレッシュモード時の一実施例の信号波形図が
示されている。同図により、この実施例のダイナミック
型ＲＡＭのセルフリフレッシュモードの具体的動作及び
その特徴について説明する。なお、セルフリフレッシュ
モードによるリフレッシュ動作は、所定の周期で繰り返
し行われるが、図５にはその最初の１回分のみが例示さ
れている。FIG. 5 is a signal waveform diagram of one embodiment of the dynamic RAM of FIG. 1 in the self-refresh mode. With reference to the figure, a specific operation in the self-refresh mode of the dynamic RAM of this embodiment and its characteristics will be described. The refresh operation in the self-refresh mode is repeatedly performed at a predetermined cycle, but FIG. 5 illustrates only the first one.
【００５４】図５において、ダイナミック型ＲＡＭは、
図示されないロウアドレスストローブ信号ＲＡＳＢが所
定時間を超えてロウレベルとされることでセルフリフレ
ッシュモードに入り、タイミング発生回路ＴＧは、これ
を受けてセンスアンプＳＡ及びリフレッシュ制御回路Ｒ
ＦＣに対する内部制御信号ＳＲＦをハイレベルとすると
ともに、センスアンプＳＡつまりＥＣＣ回路ＥＣＣに対
する内部制御信号ＥＣをハイレベルとする。また、リフ
レッシュ制御信号ＲＦは、内部制御信号ＳＲＦのハイレ
ベルを受けてリフレッシュ制御信号ＲＦをハイレベルと
し、タイミング発生回路ＴＧに第１回目のリフレッシュ
動作の開始を指示する。In FIG. 5, the dynamic RAM is
When the row address strobe signal RASB (not shown) is set to the low level for more than a predetermined time, the self-refresh mode is entered, and the timing generation circuit TG receives the signal and the sense amplifier SA and the refresh control circuit R
The internal control signal SRF for the FC is set to high level, and the internal control signal EC for the sense amplifier SA, that is, the ECC circuit ECC is set to high level. The refresh control signal RF changes the refresh control signal RF to a high level in response to the high level of the internal control signal SRF, and instructs the timing generation circuit TG to start a first refresh operation.
【００５５】タイミング発生回路ＴＧでは、リフレッシ
ュ制御信号ＲＦのハイレベルを受けてセンスアンプＳＡ
に対する内部制御信号ＰＣがロウレベルとされた後、Ｘ
アドレスバッファＸＢに対する内部制御信号ＸＬがハイ
レベルとされる。また、所定の時間をおいてＸアドレス
デコーダＸＤに対する内部制御信号ＸＧがハイレベルと
され、さらに所定の時間をおいてセンスアンプＳＡに対
する内部制御信号ＰＡがハイレベルとされる。そして、
ＥＣＣ回路ＥＣＣのシンドロームデコーダＳＤによりデ
ータ訂正信号Ｃ０〜Ｃｎの論理レベルが確定されるタイ
ミングで、内部制御信号ＥＷが所定時間だけ一時的にハ
イレベルとされる。リフレッシュ制御回路ＲＦＣのバイ
ナリーカウンタは当初リセット状態とされ、その計数出
力つまりリフレッシュアドレス信号Ｒ０〜Ｒｉは全ビッ
ト“０”とされる。The timing generation circuit TG receives the high level of the refresh control signal RF and sense amplifier SA
After the internal control signal PC for X is set to low level, X
The internal control signal XL for the address buffer XB is set to the high level. Further, after a predetermined time, the internal control signal XG for the X address decoder XD is set to the high level, and further after a predetermined time, the internal control signal PA for the sense amplifier SA is set to the high level. And
At the timing when the logic levels of the data correction signals C0 to Cn are determined by the syndrome decoder SD of the ECC circuit ECC, the internal control signal EW is temporarily set to the high level for a predetermined time. The binary counter of the refresh control circuit RFC is initially in a reset state, and its count output, that is, the refresh address signals R0 to Ri are all bits "0".
【００５６】センスアンプＳＡでは、内部制御信号ＥＣ
のハイレベルを受けて各単位回路のスイッチＭＯＳＦＥ
ＴＮ６及びＮ７が一斉にオン状態となり、センスアンプ
ＳＡの各単位回路とＥＣＣ回路ＥＣＣの各相補入出力ノ
ードとの間が接続状態とされる。また、内部制御信号Ｐ
Ｃのロウレベルを受けてプリチャージＭＯＳＦＥＴＮ８
〜ＮＡによるメモリアレイＭＡＲＹの相補ビット線Ｂ０
＊〜Ｂｎ＊ならびにＢＣ０＊〜ＢＣｐ＊のプリチャージ
動作が停止される。ＸアドレスバッファＸＢでは、内部
制御信号ＳＲＦのハイレベルと内部制御信号ＸＬのハイ
レベルを受けてリフレッシュ制御回路ＲＦＣから出力さ
れるリフレッシュアドレス信号Ｒ０〜Ｒｉ、つまりＸア
ドレス信号ＸＡ“０”が取り込まれ、内部アドレス信号
Ｘ０〜Ｘｉとなる。この内部アドレス信号ＸＡ“０”
は、内部制御信号ＸＧのハイレベルを受けてＸアドレス
デコーダＸＤによりデコードされ、これによってメモリ
アレイＭＡＲＹのワード線Ｗ０が択一的に選択レベルと
される。In the sense amplifier SA, the internal control signal EC
Switch MOSFE of each unit circuit in response to the high level of
TN6 and N7 are simultaneously turned on, and a connection state is established between each unit circuit of the sense amplifier SA and each complementary input / output node of the ECC circuit ECC. Also, the internal control signal P
In response to the low level of C, the precharge MOSFET N8
To NA, the complementary bit line B0 of the memory array MARY
The precharge operations of * to Bn * and BC0 * to BCp * are stopped. The X address buffer XB receives the high level of the internal control signal SRF and the high level of the internal control signal XL, and takes in the refresh address signals R0 to Ri output from the refresh control circuit RFC, that is, the X address signal XA “0”. , Internal address signals X0 to Xi. This internal address signal XA "0"
Is decoded by the X address decoder XD in response to the high level of the internal control signal XG, whereby the word line W0 of the memory array MARY is alternatively set to the selected level.
【００５７】メモリアレイＭＡＲＹでは、選択ワード線
Ｗ０に結合されたｎ＋ｐ＋２個のメモリセルの保持情報
に応じた微小読み出し信号が相補ビット線Ｂ０＊〜Ｂｎ
＊ならびにＢＣ０＊〜ＢＣｐ＊に出力される。これらの
微小読み出し信号は、内部制御信号ＰＡがハイレベルと
されることで、センスアンプＳＡの対応する単位増幅回
路によりそれぞれ増幅され、ハイレベル又はロウレベル
の２値読み出し信号とされる。これらの２値読み出し信
号は、センスアンプＳＡの対応するスイッチＭＯＳＦＥ
ＴＮ６及びＮ７を介してＥＣＣ回路ＥＣＣの相補入出力
ノードＥ０＊〜Ｅｎ＊ならびにＥＣ０＊〜ＥＣｐ＊に伝
達され、ＥＣＣ回路ＥＣＣによるビット誤り検出・訂正
処理を受ける。そして、ＥＣＣ回路ＥＣＣによる訂正が
終了し内部制御信号ＥＷがハイレベルとされた時点で、
ＥＣＣ回路ＥＣＣのクロックドインバータＶ３及びＶ４
を介してメモリアレイＭＡＲＹの選択ワード線Ｗ０に結
合されたｎ＋ｐ＋２個のメモリセルに伝達され、再書き
込みされる。言うまでもなく、このとき、ＥＣＣ回路Ｅ
ＣＣによってビット誤りが検出された２値読み出し信号
は、その論理レベルが反転され、訂正される。In the memory array MARY, a minute read signal corresponding to information held in n + p + 2 memory cells coupled to the selected word line W0 is supplied to complementary bit lines B0 * to Bn.
* And BC0 * to BCp *. These minute read signals are amplified by the unit amplifier circuits corresponding to the sense amplifiers SA when the internal control signal PA is set to the high level, and are converted into high-level or low-level binary read signals. These binary read signals are sent to the corresponding switch MOSFE of the sense amplifier SA.
The signals are transmitted to complementary input / output nodes E0 * to En * and EC0 * to ECp * of the ECC circuit ECC via TN6 and N7, and are subjected to bit error detection / correction processing by the ECC circuit ECC. Then, when the correction by the ECC circuit ECC is completed and the internal control signal EW is set to the high level,
ECC circuit ECC clocked inverters V3 and V4
Is transmitted to n + p + 2 memory cells coupled to the selected word line W0 of the memory array MARY through the memory cell array MARY, and rewritten. Needless to say, at this time, the ECC circuit E
The binary read signal in which a bit error has been detected by CC has its logical level inverted and corrected.
【００５８】メモリアレイＭＡＲＹのワード線Ｗ０に関
するリフレッシュ動作が終了し、リフレッシュ制御信号
ＲＦがロウレベルとされると、リフレッシュ制御回路Ｒ
ＦＣでは、リフレッシュ制御信号ＲＦのロウレベルを受
けてバイナリーカウンタが歩進され、その計数値つまり
リフレッシュアドレス信号Ｒ０〜Ｒｉが次のロウアドレ
スを示すＸＡ“１”となる。また、リフレッシュ制御信
号ＲＦのハイレベルを受けて内部制御信号ＰＣがハイレ
ベルとされ、センスアンプＳＡのプリチャージＭＯＳＦ
ＥＴＮ８〜ＮＡによるメモリアレイＭＡＲＹの相補ビッ
ト線Ｂ０＊〜Ｂｎ＊ならびにＢＣ０＊〜ＢＣｐ＊のプリ
チャージ動作が再開される。以下、同様な動作が所定の
周期をおいて繰り返され、メモリアレイＭＡＲＹのすべ
てのワード線Ｗ０〜Ｗｍに関するリフレッシュ動作が自
律的に進行する。When the refresh operation for the word line W0 of the memory array MARY is completed and the refresh control signal RF is set to the low level, the refresh control circuit R
In the FC, the binary counter is incremented in response to the low level of the refresh control signal RF, and the count value thereof, that is, the refresh address signals R0 to Ri become XA “1” indicating the next row address. In response to the high level of the refresh control signal RF, the internal control signal PC is set to the high level, and the precharge MOSF of the sense amplifier SA is changed.
The precharge operation of the complementary bit lines B0 * to Bn * and BC0 * to BCp * of the memory array MARY by ETN8 to NA is restarted. Hereinafter, the same operation is repeated at predetermined intervals, and the refresh operation for all the word lines W0 to Wm of the memory array MARY progresses autonomously.
【００５９】以上のように、この実施例では、ダイナミ
ック型ＲＡＭがセルフリフレッシュモードとされると
き、センスアンプＳＡ及びＥＣＣ回路ＥＣＣに対する内
部制御信号ＥＣ及びＥＷがハイレベルとされ、ＥＣＣ回
路ＥＣＣが選択的に動作状態とされる。これにより、特
にリフレッシュ周期が長くされることにともなうソフト
的な保持情報の誤りを検出し、訂正することができ、こ
れによってダイナミック型ＲＡＭの特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができるものである。As described above, in this embodiment, when the dynamic RAM is set to the self-refresh mode, the internal control signals EC and EW for the sense amplifier SA and the ECC circuit ECC are set to the high level, and the ECC circuit ECC is selected. The operation state is established. As a result, it is possible to detect and correct an error in the soft held information particularly due to a longer refresh cycle, thereby reducing the power consumption of the dynamic RAM, particularly in the self-refresh mode. The yield can be improved.
【００６０】図６には、図１のダイナミック型ＲＡＭの
通常リードモードの第２の実施例の信号波形図が示され
ている。なお、この実施例は、前記図４の実施例を基本
的に踏襲するものであるため、これと異なる部分につい
てのみ説明を追加する。FIG. 6 is a signal waveform diagram of the second embodiment of the dynamic RAM of FIG. 1 in the normal read mode. Since this embodiment basically follows the embodiment of FIG. 4, only the different parts will be described.
【００６１】図６において、この実施例のダイナミック
型ＲＡＭでは、通常リードモードであるにもかかわら
ず、ロウアドレスストローブ信号ＲＡＳＢの立ち下がり
を受けてセンスアンプＳＡ及びＥＣＣ回路ＥＣＣに対す
る内部制御信号ＥＣがハイレベルとされるとともに、所
定のタイミングで内部制御信号ＥＷが一時的にハイレベ
ルとされる。このため、メモリアレイＭＡＲＹの選択ワ
ード線Ｗａに結合されたｎ＋ｐ＋２個のメモリセルから
相補ビット線Ｂ０＊〜Ｂｎ＊ならびにＢＣ０＊〜ＢＣｐ
＊に出力される微小読み出し信号は、センスアンプＳＡ
の対応する単位増幅回路により増幅され２値読み出し信
号とされた後、ＥＣＣ回路ＥＣＣに伝達され、ビット誤
り検出・訂正処理を受ける。そして、内部制御信号ＥＷ
がハイレベルとされた時点で、メモリアレイＭＡＲＹの
選択ワード線Ｗａに結合されたｎ＋ｐ＋２個のメモリセ
ルに再書き込みされ、ビット誤りは訂正される。In FIG. 6, in the dynamic RAM of this embodiment, the internal control signal EC for the sense amplifier SA and the ECC circuit ECC is received in response to the fall of the row address strobe signal RASB despite the normal read mode. At the same time as the high level, the internal control signal EW is temporarily set to the high level at a predetermined timing. Therefore, complementary bit lines B0 * to Bn * and BC0 * to BCp are obtained from n + p + 2 memory cells coupled to the selected word line Wa of the memory array MARY.
The minute read signal output to * is the sense amplifier SA
After being amplified by the corresponding unit amplifier circuit and converted into a binary read signal, the binary read signal is transmitted to the ECC circuit ECC and subjected to bit error detection / correction processing. Then, the internal control signal EW
Is set to the high level, the data is rewritten to the n + p + 2 memory cells coupled to the selected word line Wa of the memory array MARY, and the bit error is corrected.
【００６２】しかし、Ｙアドレス信号ＡＹによって指定
されたアドレスに対応するメモリセルからの読み出しデ
ータＲＤは、ＥＣＣ回路ＥＣＣによる訂正処理を受ける
ことなく、前記アクセスタイムｔａｃ１に相当する比較
的早い時点でデータ出力端子Ｄｏｕｔから出力され、ダ
イナミック型ＲＡＭのアクセスタイムがＥＣＣ回路ＥＣ
Ｃによる訂正処理を影響を受けることはない。However, the read data RD from the memory cell corresponding to the address specified by the Y address signal AY is not subjected to the correction processing by the ECC circuit ECC, and is read at a relatively early point in time corresponding to the access time tac1. The output time is output from the output terminal Dout, and the access time of the dynamic RAM is determined by the ECC circuit
The correction process by C is not affected.
【００６３】なお、指定されたアドレスに対応するメモ
リセルの読み出しデータＲＤを、ＥＣＣ回路ＥＣＣによ
る誤り検出・訂正処理を受けた後で出力する場合、ダイ
ナミック型ＲＡＭの通常リードモードにおけるアクセス
タイムは図６に併記されたｔａｃ２となり、遅くなる。
すでにご推察のとおり、このことがＥＣＣ回路を内蔵す
る従来のダイナミック型ＲＡＭの問題点であった訳で、
本実施例のように読み出しデータＲＤをＥＣＣ回路ＥＣ
Ｃによる訂正処理を受けることなく外部のアクセス装置
に出力し、しかも破壊読み出しにより読み出された保持
情報のビット誤りをＥＣＣ回路ＥＣＣにより訂正した
後、再書き込みすることで、ダイナミック型ＲＡＭの通
常リードモードにおけるアクセスタイムを遅くすること
なく、ソフト的なビット誤りが蓄積されるのを防止でき
るものとなる。When the read data RD of the memory cell corresponding to the designated address is output after being subjected to the error detection and correction processing by the ECC circuit ECC, the access time in the normal read mode of the dynamic RAM is as shown in FIG. It becomes tac2 which is also described in 6 and becomes slow.
As you may have guessed, this was a problem of the conventional dynamic RAM with the built-in ECC circuit.
The read data RD is transferred to the ECC circuit EC as in the present embodiment.
The data is output to an external access device without being subjected to the correction processing by C, and the bit error of the held information read by the destructive read is corrected by the ECC circuit ECC, and then rewritten, whereby the normal read of the dynamic RAM is performed. Without delaying the access time in the mode, accumulation of soft bit errors can be prevented.
【００６４】図７には、図１のダイナミック型ＲＡＭの
リフレッシュ周期とメモリセルの不良累積ビットの関係
を説明するための一実施例の特性図が示されている。同
図をもとに、この実施例のダイナミック型ＲＡＭにおけ
るリフレッシュ周期とメモリセルの不良累積ビットの関
係ならびに本発明の効果について説明する。FIG. 7 is a characteristic diagram of one embodiment for explaining the relationship between the refresh cycle of the dynamic RAM of FIG. 1 and the accumulated defective bits of the memory cells. The relationship between the refresh cycle and the cumulative number of defective bits of the memory cell in the dynamic RAM of this embodiment and the effect of the present invention will be described with reference to FIG.
【００６５】図７において、メモリアレイＭＡＲＹを構
成するダイナミック型メモリセルのソフト的なエラーに
よる不良累積ビットは、セルフリフレッシュモードにお
けるリフレッシュ周期が長くなるに従って大きくなる。
また、リフレッシュ周期が図７のｔｒ０より短い場合、
不良累積ビットは１０0 つまり１個程度と小さいが、リ
フレッシュ周期がｔｒ０を超えると急速に増大する。In FIG. 7, the number of defective bits accumulated due to soft errors in the dynamic memory cells constituting the memory array MARY increases as the refresh cycle in the self-refresh mode increases.
When the refresh cycle is shorter than tr0 in FIG.
Defective cumulative bit is as small as one about 10 0 clogging, but increases rapidly when the refresh cycle exceeds tr0.
【００６６】前述のように、この実施例のダイナミック
型ＲＡＭに内蔵されるＥＣＣ回路ＥＣＣは、１ビット誤
りを検出・訂正し、２ビット以上の誤りを検出しうるＳ
ＥＣ・ＤＥＤ型のＥＣＣ回路とされ、リフレッシュ周期
が上記ｔｒ０以下とされる場合の不良累積ビットに充分
に対処できる。また、不良累積ビットのワード線方向へ
の分散を考慮した場合、不良累積ビットがある程度大き
くなった場合でもＥＣＣ回路ＥＣＣによってビット誤り
が訂正される確率は高くなる。この結果、この実施例の
ダイナミック型ＲＡＭでは、その通常リードモードにお
けるアクセスタイムに影響を与えることなく、つまりは
ダイナミック型ＲＡＭを含むシステムのマシンサイクル
に影響を与えることなく、セルフリフレッシュモードの
周期を長くしてダイナミック型ＲＡＭの特にセルフリフ
レッシュモードにおける低消費電力化を図り、その製品
歩留りを高めることができるものである。As described above, the ECC circuit ECC incorporated in the dynamic RAM of this embodiment detects and corrects a 1-bit error and detects an error of 2 bits or more.
It is an EC / DED type ECC circuit, and can sufficiently cope with defective accumulated bits when the refresh cycle is equal to or less than tr0. Also, in consideration of the distribution of defective accumulated bits in the word line direction, the probability that a bit error is corrected by the ECC circuit ECC increases even when the number of defective accumulated bits increases to some extent. As a result, in the dynamic RAM of this embodiment, the cycle of the self-refresh mode can be set without affecting the access time in the normal read mode, that is, without affecting the machine cycle of the system including the dynamic RAM. It is possible to reduce the power consumption of the dynamic RAM, particularly in the self-refresh mode, by increasing the length thereof, and to improve the product yield.
【００６７】図８には、この発明が適用されたダイナミ
ック型ＲＡＭの第２の実施例のブロック図が示されてい
る。なお、この実施例は、前記図１の実施例を基本的に
踏襲するものであるため、これと異なる部分についての
み説明を追加する。FIG. 8 is a block diagram showing a dynamic RAM according to a second embodiment of the present invention. Since this embodiment basically follows the embodiment of FIG. 1, only the different parts will be described.
【００６８】図８において、この実施例のダイナミック
型ＲＡＭは、いわゆるシェアドセンス方式をとり、セン
スアンプＳＡ及びＥＣＣ回路ＥＣＣを共有しかつ例えば
最上位ビットの内部アドレス信号Ｘｉに従って択一的に
活性状態とされる一対のメモリアレイＭＡＲＹＬ及びＭ
ＡＲＹＲを備える。センスアンプＳＡ及びＥＣＣ回路Ｅ
ＣＣは、タイミング発生回路ＴＧから供給されるシェア
ド制御信号ＳＨＬが所定のハイレベルとされることで、
その左側のメモリアレイＭＡＲＹＬと接続状態とされ、
シェアド制御信号ＳＨＲが所定のハイレベルとされるこ
とで、その右側のメモリアレイＭＡＲＹＲと接続状態と
される。Referring to FIG. 8, the dynamic RAM of this embodiment employs a so-called shared sense method, shares a sense amplifier SA and an ECC circuit ECC, and is selectively activated according to, for example, the internal address signal Xi of the most significant bit. Memory arrays MARYL and M
ARYR. Sense amplifier SA and ECC circuit E
CC is set to a predetermined high level by the shared control signal SHL supplied from the timing generation circuit TG.
It is connected to the memory array MARYL on the left side,
When the shared control signal SHR is set to a predetermined high level, the shared control signal SHR is connected to the memory array MARYR on the right side.
【００６９】これにより、この実施例のダイナミック型
ＲＡＭでは、ＥＣＣ回路ＥＣＣを一対のメモリアレイＭ
ＡＲＹＬ及びＭＡＲＹＲで共有して低コスト化を図りつ
つ、前記図１の実施例と同様な作用効果を得ることがで
きるものである。As a result, in the dynamic RAM of this embodiment, the ECC circuit ECC is connected to a pair of memory arrays M
The same effects as those of the embodiment of FIG. 1 can be obtained while reducing cost by sharing the ARYL and the MARYR.
【００７０】以上の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１）セルフリフレッシュモードを有するダイナミック
型ＲＡＭ等に、ワード線単位で保持情報の誤りを検出
し、訂正するＥＣＣ回路を設けるとともに、このＥＣＣ
回路を、セルフリフレッシュモード時のみ選択的に動作
状態とし、あるいはリードモード時にも動作状態する場
合、再書き込みされる保持情報に対してのみ誤り検出・
訂正処理を施し、指定されたアドレスの保持情報は誤り
検出・訂正処理を施すことなく外部に出力することで、
指定されたアドレスの保持情報の出力動作を遅らせるこ
となく、特にリフレッシュ周期が長くされることにとも
なうソフト的な保持情報の誤りを検出し、訂正できると
いう効果が得られる。 （２）上記（１）項により、ダイナミック型ＲＡＭ等の
アクセスタイム及びこれを含むシステムのマシンサイク
ルに影響を与えることなく、ダイナミック型ＲＡＭ等の
特にセルフリフレッシュモードにおける低消費電力化を
図り、その製品歩留りを高めることができるという効果
が得られる。The operation and effect obtained from the above embodiment are as follows. That is, (1) an ECC circuit for detecting and correcting an error in held information in word line units is provided in a dynamic RAM or the like having a self-refresh mode,
If the circuit is selectively activated only in the self-refresh mode or is also activated in the read mode, error detection /
By performing correction processing and outputting the held information at the specified address to the outside without performing error detection and correction processing,
An effect is obtained that, without delaying the output operation of the held information at the designated address, it is possible to detect and correct an error in the soft held information, particularly due to a longer refresh cycle. (2) According to the above item (1), the power consumption of the dynamic RAM and the like, particularly in the self-refresh mode, is reduced without affecting the access time of the dynamic RAM and the like and the machine cycle of the system including the dynamic RAM. The effect that the product yield can be improved is obtained.
【００７１】（３）上記（１）項及び（２）項におい
て、ダイナミック型ＲＡＭ等に、例えばハイレベルの試
験信号を入力することでＥＣＣ回路による保持情報の誤
り検出訂正動作を外部から意図的に停止しうるテストパ
ッドを設けることで、ＥＣＣ回路の動作を必要に応じて
選択的に停止し、例えばビット誤りの発生状況を試験す
るための試験動作等を正常に実施できるという効果が得
られる。 （４）上記（１）項ないし（３）項において、ダイナミ
ック型ＲＡＭが選択的に活性状態とされる複数のメモリ
アレイを備える場合、これらのメモリアレイによりＥＣ
Ｃ回路を共有することで、ダイナミック型ＲＡＭ等の低
コスト化を図りつつ、上記作用効果を得ることができ
る。(3) In the above paragraphs (1) and (2), by inputting, for example, a high-level test signal to the dynamic RAM or the like, the error detection and correction operation of the held information by the ECC circuit is intentionally performed from the outside. By providing a test pad that can be stopped in the ECC circuit, the operation of the ECC circuit can be selectively stopped as needed, and for example, an effect that a test operation or the like for testing a state of occurrence of a bit error can be normally performed can be obtained. . (4) In the above items (1) to (3), when the dynamic RAM includes a plurality of memory arrays that are selectively activated, the EC is controlled by these memory arrays.
By sharing the C circuit, the above-described effects can be obtained while reducing the cost of a dynamic RAM or the like.
【００７２】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、この発明は、上記実
施例に限定されるものではなく、その要旨を逸脱しない
範囲で種々変更可能であることは言うまでもない。例え
ば、図１及び図８において、ダイナミック型ＲＡＭのメ
モリアレイＭＡＲＹは、その直接周辺回路を含めて任意
数のメモリマットに分割できる。また、ダイナミック型
ＲＡＭは、×８又は×１６ビット等、任意のビット構成
をとることができるし、アドレスマルチプレクス方式を
とることを必須条件ともしない。ＥＣＣ回路ＥＣＣの動
作を意図的に停止する方法は、テストパッドに限定され
ず、例えばモードレジスタを用いる方法をとってもよ
い。ＥＣＣ回路ＥＣＣが動作状態とされるリフレッシュ
モードは、セルフリフレッシュモードに限定されない。
図８において、ＥＣＣ回路を共有するメモリアレイの数
は、これらのメモリアレイが選択的に活性状態とされる
ことを条件に任意に設定できる。さらに、ダイナミック
型ＲＡＭは、任意のブロック構成をとりうるし、起動制
御信号及び内部制御信号等の名称及び有効レベルならび
に電源電圧の極性等も、種々の実施形態をとりうる。Although the invention made by the inventor has been specifically described based on the embodiment, the invention is not limited to the above embodiment, and various modifications can be made without departing from the gist of the invention. Needless to say, there is. For example, in FIGS. 1 and 8, the memory array MARY of the dynamic RAM can be divided into an arbitrary number of memory mats including its direct peripheral circuits. Further, the dynamic RAM can have any bit configuration such as × 8 or × 16 bits, and does not require that an address multiplex system be used. The method of intentionally stopping the operation of the ECC circuit ECC is not limited to the test pad, but may be, for example, a method using a mode register. The refresh mode in which the ECC circuit ECC is activated is not limited to the self-refresh mode.
In FIG. 8, the number of memory arrays sharing the ECC circuit can be arbitrarily set on condition that these memory arrays are selectively activated. Furthermore, the dynamic RAM can have an arbitrary block configuration, and various embodiments can be adopted for the names and effective levels of the start control signal and the internal control signal, the polarity of the power supply voltage, and the like.
【００７３】図２において、メモリアレイＭＡＲＹは、
任意数の冗長素子を含むことができる。また、センスア
ンプＳＡの各単位回路に設けられるスイッチＭＯＳＦＥ
ＴＮ６及びＮ７は、ＥＣＣ回路ＥＣＣに含まれるものと
してもよいし、各単位回路の具体的構成やＭＯＳＦＥＴ
の導電型等は、種々の実施形態をとりうる。図３におい
て、ＥＣＣ回路ＥＣＣの具体的構成は、この実施例によ
る制約を受けない。図４〜図６において、各起動制御信
号及び内部制御信号等の絶対的なレベル及び時間関係
は、この発明の主旨に影響を与えない。In FIG. 2, the memory array MARY is
Any number of redundant elements can be included. Also, a switch MOSFE provided in each unit circuit of the sense amplifier SA
TN6 and N7 may be included in the ECC circuit ECC, the specific configuration of each unit circuit and the MOSFET
Can take various embodiments. In FIG. 3, the specific configuration of the ECC circuit ECC is not restricted by this embodiment. 4 to 6, the absolute level and time relationship of each start control signal and internal control signal do not affect the gist of the present invention.
【００７４】以上の説明では、主として本発明者によっ
てなされた発明をその背景となった利用分野であるダイ
ナミック型ＲＡＭに適用した場合について説明したが、
それに限定されるものではなく、例えば、ダイナミック
型ＲＡＭを基本構成とするシンクロナスＤＲＡＭ等の各
種メモリ集積回路装置やこれを含むシングルチップマイ
クロコンピュータ等にも適用できる。この発明は、少な
くともリフレッシュ動作を必要とするメモリセルが格子
配列されてなるメモリアレイを具備する半導体記憶装置
ならびにこれを含む装置又はシステムに広く適用でき
る。In the above description, the case where the invention made by the present inventor is mainly applied to a dynamic RAM, which is a field of application as the background, has been described.
The present invention is not limited to this, and can be applied to, for example, various memory integrated circuit devices such as a synchronous DRAM having a dynamic RAM as a basic configuration, and a single-chip microcomputer including the same. INDUSTRIAL APPLICABILITY The present invention can be widely applied to a semiconductor memory device including a memory array in which at least memory cells requiring a refresh operation are arranged in a lattice, and a device or a system including the same.
【００７５】[0075]
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、セルフリフレッシュモード
を有するダイナミック型ＲＡＭ等に、ワード線単位で保
持情報の誤りを検出し、訂正するＥＣＣ回路を設けると
ともに、このＥＣＣ回路を、セルフリフレッシュモード
時のみ選択的に動作状態とし、あるいは通常のリードモ
ード時にも動作状態する場合、再書き込みされる保持情
報に対してのみ誤り検出・訂正処理を施し、指定された
アドレスの読み出しデータは誤り検出・訂正処理を施す
ことなく外部に出力することで、指定されたアドレスの
読み出しデータの出力動作を遅らせることなく、特にリ
フレッシュ周期が長くされることにともなうソフト的な
保持情報の誤りを検出し、訂正することができる。これ
により、ダイナミック型ＲＡＭ等のアクセスタイム及び
これを含むシステムのマシンサイクルに影響を与えるこ
となく、ダイナミック型ＲＡＭ等の特にセルフリフレッ
シュモードにおける低消費電力化を図り、その製品歩留
りを高めることができる。The effects obtained by typical ones of the inventions disclosed in the present application will be briefly described as follows. In other words, a dynamic RAM or the like having a self-refresh mode is provided with an ECC circuit for detecting and correcting an error in held information in word line units, and selectively operating this ECC circuit only in the self-refresh mode. Alternatively, when the operation state is maintained even in the normal read mode, the error detection and correction processing is performed only on the held information to be rewritten, and the read data at the specified address is output to the outside without performing the error detection and correction processing. By doing so, it is possible to detect and correct an error in the soft held information due to a particularly prolonged refresh cycle without delaying the output operation of the read data at the designated address. As a result, without affecting the access time of the dynamic RAM or the like and the machine cycle of the system including the dynamic RAM, the power consumption of the dynamic RAM or the like, particularly in the self-refresh mode, can be reduced, and the product yield can be increased. .
【図１】この発明が適用されたダイナミック型ＲＡＭの
第１の実施例を示すブロック図である。FIG. 1 is a block diagram showing a first embodiment of a dynamic RAM to which the present invention is applied.
【図２】図１のダイナミック型ＲＡＭに含まれるメモリ
アレイ及びセンスアンプの一実施例を示す部分的な回路
図である。FIG. 2 is a partial circuit diagram showing one embodiment of a memory array and a sense amplifier included in the dynamic RAM of FIG. 1;
【図３】図１のダイナミック型ＲＡＭに含まれるＥＣＣ
回路の一実施例を示すブロック図である。FIG. 3 is an ECC included in the dynamic RAM of FIG. 1;
FIG. 3 is a block diagram illustrating an example of a circuit.
【図４】図１のダイナミック型ＲＡＭの通常リードモー
ド時の第１の実施例を示す信号波形図である。FIG. 4 is a signal waveform diagram showing a first embodiment of the dynamic RAM in FIG. 1 in a normal read mode.
【図５】図１のダイナミック型ＲＡＭのセルフリフレッ
シュモード時の一実施例を示す信号波形図である。FIG. 5 is a signal waveform diagram showing one embodiment of the dynamic RAM of FIG. 1 in a self-refresh mode.
【図６】図１のダイナミック型ＲＡＭの通常リードモー
ド時の第２の実施例を示す信号波形図である。FIG. 6 is a signal waveform diagram showing a second embodiment of the dynamic RAM in FIG. 1 in a normal read mode.
【図７】図１のダイナミック型ＲＡＭのリフレッシュ周
期とメモリセルの不良累積ビットの関係を説明するため
の特性図である。7 is a characteristic diagram for explaining a relationship between a refresh cycle of the dynamic RAM of FIG. 1 and defective accumulated bits of a memory cell;
【図８】この発明が適用されたダイナミック型ＲＡＭの
第２の実施例を示すブロック図である。FIG. 8 is a block diagram illustrating a dynamic RAM according to a second embodiment of the present invention;
ＭＡＲＹ……メモリアレイ、ＸＤ……Ｘアドレスデコー
ダ、ＸＢ……Ｘアドレスバッファ、ＲＦＣ……リフレッ
シュ制御回路、ＳＡ……センスアンプ、ＥＣＣ……ＥＣ
Ｃ回路、ＹＤ……Ｙアドレスデコーダ、ＹＢ……Ｙアド
レスバッファ、ＩＯ……データ入出力回路、ＴＧ……タ
イミング発生回路、Ｄｉｎ……データ入力端子、Ｄｏｕ
ｔ……データ出力端子、ＲＡＳＢ……ロウアドレススト
ローブ信号又はその入力端子、ＣＡＳＢ……カラムアド
レスストローブ信号又はその入力端子、ＷＥＢ……ライ
トイネーブル信号又はその入力端子、Ａ０〜Ａｉ……ア
ドレス信号又はその入力端子、ＰＴＥＳ……テストパッ
ド。Ｗ０〜Ｗｍ……ワード線、Ｂ０＊〜Ｂｎ＊……相補
ビット線、ＢＣ０＊〜ＢＣｐ＊……チェックビット用相
補ビット線、Ｃｓ……情報蓄積キャパシタ、Ｑａ……ア
ドレス選択ＭＯＳＦＥＴ、ＨＶ……中間電圧、Ｅ０＊〜
Ｅｎ＊，ＥＣ０＊〜ＥＣｐ＊……ＥＣＣ回路の相補入出
力ノード、ＹＳ０〜ＹＳｎ……ビット線選択信号、ＹＳ
Ｃ０〜ＹＳＣｐ……チェックビット用ビット線選択信
号、ＣＳＰ，ＣＳＮ……コモンソース線、ＣＤ＊……相
補共通データ線、ＰＣ，ＸＬ，ＸＧ，ＰＡ，ＹＬ，Ｙ
Ｇ，ＳＲＦ，ＥＣ，ＥＷ……内部制御信号。ＳＴ……シ
ンドロームツリー、ＳＤ……シンドロームデコーダ、Ｄ
Ｃ……データ訂正回路、Ｓ０〜Ｓｑ……シンドローム、
Ｃ０〜Ｃｎ，ＣＣ０〜ＣＣｐ……データ訂正信号。ＭＡ
ＲＹＬ，ＭＡＲＹＲ……メモリアレイ、ＸＤＬ，ＸＤＲ
……Ｘアドレスデコーダ。Ｐ１〜Ｐ３……Ｐチャンネル
ＭＯＳＦＥＴ、Ｎ１〜ＮＡ……ＮチャンネルＭＯＳＦＥ
Ｔ、Ｖ１〜Ｖ２……インバータ、Ｖ３〜Ｖ４……クロッ
クドインバータ、ＥＯ……排他的論理和回路。MARY ... memory array, XD ... X address decoder, XB ... X address buffer, RFC ... refresh control circuit, SA ... sense amplifier, ECC ... EC
C circuit, YD: Y address decoder, YB: Y address buffer, IO: Data input / output circuit, TG: Timing generation circuit, Din: Data input terminal, Dou
t: Data output terminal, RASB: Row address strobe signal or its input terminal, CASB: Column address strobe signal or its input terminal, WEB: Write enable signal or its input terminal, A0 to Ai: Address signal or The input terminal, PTES ... Test pad. W0 to Wm word line, B0 * to Bn * complementary bit line, BC0 * to BCp * complementary bit line for check bit, Cs information storage capacitor, Qa address selection MOSFET, HV Intermediate voltage, E0 * ~
En *, EC0 * to ECp *... Complementary input / output nodes of ECC circuit, YS0 to YSn... Bit line selection signal, YS
C0 to YSCp: check bit line selection signal, CSP, CSN: common source line, CD *: complementary common data line, PC, XL, XG, PA, YL, Y
G, SRF, EC, EW ... Internal control signals. ST: Syndrome tree, SD: Syndrome decoder, D
C: Data correction circuit, S0 to Sq: Syndrome,
C0 to Cn, CC0 to CCp... Data correction signals. MA
RYL, MARYR: Memory array, XDL, XDR
... X address decoder. P1 to P3 P-channel MOSFET, N1 to NA N-channel MOSFET
T, V1 to V2... Inverter, V3 to V4... Clocked inverter, EO... Exclusive OR circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 山口 俊博 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 Ｆターム(参考） 5B024 AA01 AA15 BA09 CA07 CA15 DA20 EA07 5L106 AA01 BB12 DD11 EE05 FF02 FF04 FF05 GG00 GG03 ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Toshihiro Yamaguchi 5-2-1, Kamizuhoncho, Kodaira-shi, Tokyo F-term in the Semiconductor Division, Hitachi, Ltd. 5B024 AA01 AA15 BA09 CA07 CA15 DA20 EA07 5L106 AA01 BB12 DD11 EE05 FF02 FF04 FF05 GG00 GG03
Claims (6)
るメモリセルが格子配列されてなるメモリアレイと、 所定のリフレッシュモードにおいて選択的に動作状態と
され、上記メモリアレイの選択ワード線に結合された所
定数の上記メモリセルから読み出される保持情報の誤り
を検出し、再書き込みに際して訂正するＥＣＣ回路とを
具備することを特徴とする半導体記憶装置。1. A memory array in which memory cells requiring a refresh operation of held information are arranged in a lattice, and selectively activated in a predetermined refresh mode, and coupled to a selected word line of the memory array. A semiconductor memory device comprising: an ECC circuit that detects an error in held information read from a predetermined number of the memory cells and corrects the error when rewriting.
るものであって、 上記リードモードにおいて指定されたアドレスの上記メ
モリセルから読み出される保持情報は、上記ＥＣＣ回路
による誤り検出及び訂正を受けることなく外部に出力さ
れるものであることを特徴とする半導体記憶装置。2. The information processing apparatus according to claim 1, wherein the ECC circuit is in a non-operating state in a read mode, and the held information read from the memory cell at an address designated in the read mode is A semiconductor memory device which is output to the outside without being subjected to error detection and correction by an ECC circuit.
状態とされ、上記メモリアレイの選択ワード線に結合さ
れた所定数の上記メモリセルから読み出される保持情報
の誤りを検出し、再書き込みに際して訂正するものであ
って、 上記リードモードにおいて指定されたアドレスの上記メ
モリセルから読み出される保持情報は、上記ＥＣＣ回路
による訂正を受けることなく早期に外部に出力されるも
のであることを特徴とする半導体記憶装置。3. The ECC circuit according to claim 1, wherein the ECC circuit is operated even in a predetermined read mode, and an error of held information read from a predetermined number of the memory cells coupled to a selected word line of the memory array. And the correction at the time of rewriting, and the held information read from the memory cell at the address specified in the read mode is output to the outside early without being corrected by the ECC circuit. A semiconductor memory device characterized by the following.
て、 上記半導体記憶装置は、 上記メモリアレイの各ビット線に対応して設けられる単
位増幅回路を含むセンスアンプと、 上記センスアンプの各単位増幅回路の相補入出力ノード
と上記ＥＣＣ回路の対応する入出力ノードとの間にそれ
ぞれ設けられ、上記所定のリフレッシュモード又はリー
ドモードにおいて選択的にオン状態とされるスイッチ手
段とを具備するものであって、 上記ＥＣＣ回路は、 上記メモリアレイの選択ワード線に結合された所定数の
メモリセルから読み出される保持情報をもとに所定ビッ
トのシンドロームを生成するシンドロームツリーと、 上記シンドロームをもとに上記保持情報の各ビットに対
応したデータ訂正信号を生成するシンドロームデコーダ
と、 対応する上記データ訂正信号に従って上記保持情報の対
応するビットを選択的に訂正するデータ訂正回路と、 上記リフレッシュモード又はリードモードにおいて所定
のタイミングで選択的に動作状態とされ、上記データ訂
正回路により訂正された保持情報を上記メモリアレイの
選択ワード線に結合された上記所定数のメモリセルに再
書き込みする書き込み回路とを含むものであることを特
徴とする半導体記憶装置。4. The semiconductor memory device according to claim 1, wherein the semiconductor memory device comprises: a sense amplifier including a unit amplifier circuit provided corresponding to each bit line of the memory array; Switch means provided between a complementary input / output node of each unit amplifier circuit and a corresponding input / output node of the ECC circuit, and selectively turned on in the predetermined refresh mode or read mode; The ECC circuit further comprises: a syndrome tree that generates a syndrome of a predetermined bit based on retained information read from a predetermined number of memory cells coupled to a selected word line of the memory array; And a syndrome decoder that generates a data correction signal corresponding to each bit of the held information. A data correction circuit for selectively correcting a corresponding bit of the held information in accordance with the data correction signal; and selectively operating at a predetermined timing in the refresh mode or the read mode, wherein the data is corrected by the data correction circuit. A write circuit for rewriting the held information into the predetermined number of memory cells coupled to the selected word line of the memory array.
項４において、 上記ＥＣＣ回路による保持情報の誤り検出訂正動作は、
外部から意図的に停止しうるものとされることを特徴と
する半導体記憶装置。5. The error detecting and correcting operation of the held information by the ECC circuit according to claim 1, 2, 3, or 4,
A semiconductor memory device which can be intentionally stopped from the outside.
４又は請求項５において、 上記ＥＣＣ回路は、択一的に活性状態とされる複数の上
記メモリアレイにより共有されるものであることを特徴
とする半導体記憶装置。6. The ECC circuit according to claim 1, wherein said ECC circuit is shared by a plurality of said memory arrays which are alternatively activated. A semiconductor memory device, characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10181702A JP2000011688A (en) | 1998-06-29 | 1998-06-29 | Semiconductor memory device |
Applications Claiming Priority (1)
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| Publication Number | Publication Date |
|---|---|
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|---|---|
| JP (1) | JP2000011688A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697992B2 (en) | 2000-08-14 | 2004-02-24 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
| US6967882B1 (en) | 2004-10-15 | 2005-11-22 | Fujitsu Limited | Semiconductor memory including static memory |
| KR100816404B1 (en) * | 2003-03-31 | 2008-03-27 | 후지 주코교 카부시키카이샤 | Organic electrolyte capacitor |
| JP2011090448A (en) * | 2009-10-21 | 2011-05-06 | Renesas Electronics Corp | Semiconductor integrated circuit |
| CN103187091A (en) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | Self-refresh method for DRAM |
-
1998
- 1998-06-29 JP JP10181702A patent/JP2000011688A/en active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6697992B2 (en) | 2000-08-14 | 2004-02-24 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
| US7051260B2 (en) | 2000-08-14 | 2006-05-23 | Hitachi, Ltd. | Data storing method of dynamic RAM and semiconductor memory device |
| US7318183B2 (en) | 2000-08-14 | 2008-01-08 | Elpida Memory, Inc. | Data storing method of dynamic RAM and semiconductor memory device |
| KR100816404B1 (en) * | 2003-03-31 | 2008-03-27 | 후지 주코교 카부시키카이샤 | Organic electrolyte capacitor |
| US6967882B1 (en) | 2004-10-15 | 2005-11-22 | Fujitsu Limited | Semiconductor memory including static memory |
| JP2011090448A (en) * | 2009-10-21 | 2011-05-06 | Renesas Electronics Corp | Semiconductor integrated circuit |
| CN103187091A (en) * | 2013-03-19 | 2013-07-03 | 西安华芯半导体有限公司 | Self-refresh method for DRAM |
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