JPS6013495B2 - プログラムトレ−ス装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、例えばプラントコントローラ（以下、ＰＬ
ＡＣと記す）などのコントローラにおいて作成したプロ
グラムを実行して、デバッグする時又は実際の運転中に
何かの故障が発生した時にそのプログラム実行過程をプ
ログラム及びデータ付きでトレースしＣＲＴなどに表示
して解析する装置に関するものである。

以下、説明の便宜上コントローラとしてプラントコント
ローラの場合について説頗る。

タ 従釆この種の装置として第１図に示すものがあった
。

第１図において１はＰＬＡＣのＣＰＵ部、２はメモリ部
、３は入出力部である。またＣＰＵ部１、メモリー部２
、入出力部３で構成されたＰＬＡＣのバスラインＢＬを
トレースするために、２ボートＲＡＭ４が設けられ、更
にこの２ボートＲＡＭ４をコントロールするための２ボ
ートＲＡＭコントローラ部５が設けられる。６は２ボー
トＲＡＭ４の内容をＣＲＴ７に表示するための表示用Ｃ
ＰＵ部、８は上述の２ボートＲＡＭ４〜ＣＲＴ７により
構成されるプログラムトレース装置である。

次に動作にいて説明する。通常ＰＬＡＣはＣＰＵ部１、
メモリ部２、入出力装置部３で基本的には構成されてい
る。

このＰＬＡＣのプログラムデバック時、又実際に作成し
たプログラム運転中に起きた故障を解析する時、その解
析データとしてＣＰＵ部１の演算スピードの影響を与え
ないためＣＰＵ部１のバスラィンＢＬをプログラム実行
順にトレースすることが要請される。このトレースの手
段として、従来はバスのデータをプログラム実行順に指
定プログラムアドレスより２ボートＲＡＭ２に書き込み
２ボートＲＡＭ４のメモリー容量まで全部取り終ったら
２ポ−トＲＡＭコントローラ部５が２ボートＲＡＭ４の
バスデータ書き込みをストップする。次にＣＰＵ部６は
２ボートＲＡＭの内容を人間が見易いように編集してＣ
ＲＴ７に表示している。

尚、バスデータは実行アドレスと実行中のデータとの２
つの情報を持つ。従来のプログラムトレース装置は以上
のように構成されているので、ＣＲＴ７上にプログラム
を作成した順に表示してプログラムリストの順に解析し
たい時、割込処理ルーチン或いは今見ているルーチンと
は異なるサブルーチンはＣＲＴ７上の表示しないようプ
ログラムトレース装置８の表示用ＣＰＵ部６は編集操作
をすることが必要である。

またこの編集を行なうためには、不必要なル３ーチンも
トレースしているのでかなりの容量の２ボートＲＡＭ４
がいる。すなわち必要とするデータをトレースするため
に、その必要とするデータそのものに必要な２ボートＲ
ＡＭ４以外に余分の２ボートＲＡＭ４が必要であり、ま
た表示用の４ＣＰＵ部６の編集プログラムも複雑で、そ
の容量も暴大なものになる欠点であった。この発明は上
記のような従来のものの欠点を除去するためになされた
もので、プログラムトレース装置の中にカウンターを持
ち今解析しようとするルーチンにおいて、あるＮＯをカ
ウンターに自動的にセットする。

そしてそのルーチン実行中に割り込みが入り、割り込み
処理ルーチンに移行する時又他の処理ルーチンのサブル
ータンをコールする時上記カウンタの内容を１だけ増し
またその処理ルーチンよりリターンする時には、上記カ
ウンタの内容をだけ減じる。このようにしてセットした
カウンター値の時だけトレースするようにすることによ
って作成したプログラムの順にプログラムトレースでき
るプログラムトレース装置を提供することを目的として
いる。以下、この発明の一実施例を第２図について説明
する。

第２図において、第１図と同一符号は同一或いは相当部
分を示すにつき、符号の説明は適宜省略する。第２図に
おいて１はＣＰＵ部、２はメモリー、３はＪ／○で、こ
れらはＰＬＡＣの基本構成をなしている。尚、図示する
ようにＣＰＵ部１のバスをトレースするため２ボートＲ
ＡＭ４が第１図のものと同様に設けられている。

９はバスラィンＢＬのアドレスが設定したアドレスにな
った時一致信号を２ボートＲＡＭ４と計数一致回路１川
こ送る、アドレス一致回路である。

１１は命令一致回路で、バスラインＢＬのデータが命令
フェツチサィクル時その命令がコール及びリターン時の
一致信号をカウンター回路１２に送る。

このカウンター回路１２は命令一致回路１１からの一致
信号でカウント値をアップ又はダウンするカウンター回
路である。尚、計数一致回路１川まカウンター１２の値
を入力し、このカウンター値が予め指定した値になった
時、２ボートＲＡＭ４に一致信号をおくり、トレースを
ストップしたりスタートしたりする機能を果すよう構成
されている。次にのように構成されたものの動作につい
て説明する。

ＣＰＵ部１があるプログラムを実行中、アドレスｑより
トレースしたい時について説明する。まず表示用ＣＰＵ
部６でアドレスＱをアドレス一致回路９にセットする。
そうるとアドレンー致回路９はバスラィンＢＬのアドレ
スがＱになった時、一致信号を２ボートＲＡＭ４と計数
一致回路１０１こ対して送る。この一致信号が送出され
た２ボートＲＡＭ４はトレースをスタートする。これと
同時に一致回路１０はその内容が基準値として自動的に
０セットされる。ところで、命令一致回路１１は命令の
種類を判別し、命令の種類がコールの時十１のカウント
アップパルスを、リターンの時−１のカウントダウン信
号をカウンター１２に対して送出することになる。

すなわち、もしコール命令で他のルーチンへ実行が移っ
た時、計数一致回路１０はのカウンター８が１になって
いるため前述の基準値である０と一致しなくなり２ボー
トＲＡＭ４に対してトレースストップ信号を出す。逆に
リターンの時はカウンター１２の内容がまた０になって
、前述の基準値と一致してトレーススタート信号を２ボ
ートＲＡＭ４に出すことになる。すなわち２ボートＲＡ
Ｍ４はカウンター１２のカウント値が一致回路１０でセ
ットれた基準値０の時だけトレースすることになり、従
って、もし必要なトレースデー夕が１００コであると、
１００コだけトレースすることになる。尚、この１００
コをトレースするにあたり「ＣＰＵ部１は場合によって
は１０００の命令を実行しているかも知れない。つまり
作成したプログラムのみをその順序に従って逐次トレー
スしたことになる。

ＣＲＴ７上の画面で説明すると第３図のようになる。第
３図において、二重矢印（二）はプログラムの実行過程
を示している。

同図において１，０，ｍ欄はそれぞれトレースルーチン
欄、サブルーチン欄（ＳＵＢＳＩＮ）、割込処理欄を示
しておりそれらの欄の左側に示された風潮印‘劫ゥンタ
１２の計数値を示してし、る。

ＣＲＴ７の画面上には第３図のトレースルーチンのプロ
グラムとそのデータを表示したいわけであるが、プログ
ラム解析にはサブルーチン欄（ＳＵＢＳＩＮ）（第３図
０）と割込処理ルーチン（第３図の血）は表示する必要
性はない。すなわちトレースルーチン（第３図の１）の
みでそれも作成したプログラムリスト同一のもので解析
が可能となり、解析が効率良くなる。尚、割込処理ルー
チンについても命令一致回路１１でＣＰＵ部１の割込認
識信号をキャッチすると、これによりコール命令をキャ
ッチするのでサブルーチンの場合と同様の処理となる。

なお、また、上記実施例ではプログラムトレース装置８
をＰＬＡＣとは別に置いた例を示したが、ＣＰＵ部１の
中にモニタープログラムとそう入してその同じアルゴリ
ズムを用いたソフトウェアで必要データのみトレースす
ることも可能である。

以上のようにこの発明によればプログラムトレースをプ
ログラム作成順に実行するのでトレース後記億装置（２
ボートＲＡＭの）内容を編集なしにＣＲＴ上に表示でき
る。そのため編集プログラムが簡単になりメモリ容量を
小さくでき記憶装置（２ボートＲＡＭ）の容量も少なく
できる。そのため装置が安価にでき、有効なプログラム
解析ができる。

【図面の簡単な説明】

第１図は従来のプログラムトレース装置を示すブロック
図、第２図はこの発明の一実施例によるプログラムトレ
ース装置のブロック図、第３図は第２図に示したものの
プログラム実行過程を示す図である。 １・・・・・・ＣＰＵ部、２・・・・・・メモリ、３・
・・・・・１／０（入出力部）、４・・・・・・２ボー
トＲＡＭ、５……２ボートＲＡＭコントローラ、６・…
・・プログラムトレース装置のＣＰＵ、７・・・・・・
ＣＲＴ、８・・・・・・プログラムトレース装置、９・
・・・・・アドレス一致回路、１０・・・・・・計数一
致回路、１１・・・・・・カウンター、１２．．・・・
・命令一致回路。 尚、図中同一符号は同一或いは相当部分を示す。第１図 第２図 第３図

Claims (1)

1. 【特許請求の範囲】 １ 電子計算機やマイクロプロセツサなどのデータ処理
   装置を使用したコントローラで作成されたプログラムの
   実行過程にトレースするものにおいて、上記コントロー
   ラのバスラインを表示部との間に設けられ、制御信号を
   受けて上記バスラインのデータを上記表示部へ送出する
   記憶回路；上記コントローラのバスラインのデータが命
   令フエツチサイクルのときの命令の種類に応じて計数値
   が増減する計数回路；上記コントローラのバスラインの
   アドレスが予め設定されたアドレスに一致し、かつ前記
   計数回路の計数値が所定の値に一致したときに上記記憶
   回路に対する制御信号を送出する一致回路；を備えたこ
   とを特徴とするプログラムトレース装置。 ２ 記憶回路の２ボートＲＡＭからなることを特徴とす
   る特許請求の範囲第１項記載のプログラムトレース装置
   。 ３ 計数回路は上記コントローラのバスラインのデータ
   が命令フエツチサイクルのときその命令の種類に応じた
   出力信号を送出する命令一致回路と、この命令一致回路
   からの出力信号に基きカウントを行なうカウンタ回路と
   からなることを特徴とする特許請求の範囲第１項又は第
   ２項に記載のプログラムトレース装置。 ４ 一致回路はコントローラのバスラインのアドレスが
   予め設定されたアドレスに一致したときに一致信号を送
   出するとともに記憶回路に対し制御信号を送出するアド
   レス一致回路と、計数回路から送出される計数値に対す
   る基準値を前記アドレス一致回路から一致信号に基いて
   設定し、この基準値を上記計数値とが一致したときに上
   記記憶回路に対し、制御信号を送出する計数一致回路と
   からなることを特徴とする特許請求の範囲第１項ないし
   第３項のいずれかに記載のプログラムトレース装置。 ５ データ処理装置を使用したコントローラはプラント
   コントローラであることを特徴とする特許請求の範囲第
   １項ないし第４項のいずれかに記載のプログラムトレー
   ス装置。