JPS60128721A - 可変長符号化復号化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野］ 本発明は２値ディジタルデータ列を磁気記録に適した信
号系列に変換する符号化復号化方式の逐次符号化回路及
び逐次復号化回路に関する。

［発明の技術的背景とその問題点コ ２値ディジタルデータ列で表わされる情報を、磁気テー
プや磁気ディスク等の磁気記録媒体に記録しようとする
場合、上記２値ディジタルデータ列を磁気記録に適した
信号系列に変換することが行われる。このような信号系
列への変換および逆変換、すなわち符号化復号化方式と
して本出願人は先にデータ列を２ビツト長及び３ビツト
長のデータワードに区切って、それぞれのデータワード
を４ビツト長及び６ビツト長のコードワードに変換する
可変語長の符号化復号化方式を提案した。

この可変長符号化復号化方式は２値データ列を４種類の
２ビツト長データワードから選択された３種類の２ビツ
ト長データワード及び上記選択から除かれた２ビツト長
データを上位ビットとする２種類の３ビツト長データワ
ードに区切り、上記３種類の２ビツト長データワードを
（１，０，０，０Ｌ（０，１，０，０）、（０，０，１
，０）からなるコードワードにそれぞれ対応させると共
に、前記２種類の３ビツト長データワードを（１，０，
０，１，０，０＞、（０，０゜０．１，０．０）からな
るコードワードにそれぞれ対応させて前記２値データ列
を区切った各データワードをそれぞれコードワードに一
置換し変換されたコードワード列中の（１，０，１）を
更に（０，０，１）に変換して前記データ列を符号化し
、符号化データ列を上記対応関係に従って逆変換して復
号化する符号化復号化方式である。そして、磁気記録媒
体に記録する場合に、コードワード列の（１）の符号の
ところで記録信号を反転させる。従って、上記可変長符
号化復号化方式においてはコードワード列の隣接する（
１）の間に最小限２個、最大限７個の（０）が介在して
いるので原２値データのビットセルの期間をＴとした時
、最小反転間隔Ｔ７７Ｌ　ｉ　ｎは１．５Ｔとな９、最
大反転間隔Ｔ７７！αＸは４Ｔとなる。

第１表は上記可変長符号化復号化方式のデータワードと
コードワードの対応関係の一例を示す変換表、第１図は
その符号化回路、第２図は復号化回路の従来例である。

第１表の変換表の中で符号（ηは次のコードワードの先
頭のビットが（０）の時のみ（１）を表わす符号でコー
ドワード列中の（１，０，１）を（０、Ｏ，１）に変換
することに対応している。

さて、このような符号化処理は第１図において次のよう
にして行われる。入力される２値データ列は端子１１か
ら３段のシフトレジスタ１２に順に入力される。このシ
フトレジスタ１２は端子工３から与えられる周波数ｆｏ
のクロック信号ＣＫＩを受けて動作するものである。Ａ
ＮＤ回路１４　、１５　、１６及びＮＡＮＤ回路１７　
、１８　、１９からなる論理回路は、前記シフトレジス
タ１２にセットされたデータＡＩ、Ａ２．Ａ３からなる
データワードを受けて、 Ｐｉ　＝　Ａ１Ａ２　＋Ａ２Ａ３ Ｐ２＝Ａ１Ａ２ Ｐ３　＝　Ａ１Ａ２ Ｐ４：Ａ１Ａ２ なる演算を並列的に行っている。尚、この論理［１す路
では、前記（Ｙ）が常に（１）となる演算がなされてい
る０ 一方、並列入力のシフトレジスタかは、端子２１よシ入
力される周波数２ｆｏなるクロック信号ＣＫ２を受けて
シフト動作をする。このシフトレジスタＩは、ロード信
号を８／Ｌ端子で受けて前記論理回路からのデータＰＩ
、Ｐ２．Ｐ３．Ｐ４を並列的に入力すると共に直列入力
端子８ＩＫＰｓ、ＰｅＫ相当する（０）を入力するもの
である。このロード信号は、前記クロック信号ＣＫＩを
インバータｎを介して入力するカウンタｎと、その出力
を論理処理するＮＡＮＤ回路別によって生成されるもの
で、カウンタるは前記データＰ４をインバータ５を介し
て入力して２進／３進動作が切換えられるものとなって
いる。つまりカウンタるはＰ４が（０）なる時に２進カ
ウンタ、（１）なる時に３進カウンタとして動作するよ
うに構成されている。これによって、シフトレジスタ１
２にセットされたデータの上位２ビツトが（０，１）。

（１，，０）、（１，１）の場合、カウンタｎは２進動
作してＮＡＮＤ回路々回路上出力−ド信号を出力し、そ
の時のコードワードＰＩ、Ｐ２．Ｐ３．Ｐ４がレジスタ
２０にロードされる。また上記上位ビットのデータが（
０，０）の場合にはカウンタるは３、過動作し、その時
のコードワードはＰＩ、Ｐ２．Ｐ３．Ｐ４がレジスタ加
にロードされると共にＰｓ、Ｐｓが直列入力端子よシ（
０）の符号で入力される。これによっ゛Ｃ入力２値デー
タ列は２ビツト長データワードまたは３ビツト長データ
ワードに区切られ、その区切られたデータワードが論理
回路によって、前記対応関係に示したコードワードに変
換され、シフトレジスタ加に格納される。そして、この
シフトレジスタ加に入力されたコードワードは、前記ク
ロック信号ＣＫ２に従ってロード信号の印加期間を除く
期間にシフトされる。すなわち、２ビツト長データワー
ドに区切られた場合には４ビツト分シフトされ、また３
ビツト長データワードに区切られた場合には６ビツト分
シフトされる。そして、とのシフトレジスタ加からの出
力データＱは前記クロック信号（Ｘ２を受けて動作する
２ビツトのシフトレジスタ％を介して遅延されてＡＮＤ
回路ｎでシフトレジスタ加のＱ出力と論理積をとる。こ
れによシ、シフ）２０からのＱ出力データ列が（１，０
，１）の場合、（０，０，１）なるデータ列に変換され
る。つまり前記（１）なる値として仮シに定められた（
すなる符号が次のコードワードの１ビツト目の符号に応
じて、つまり次のコードワードの１ビツト目が（１）の
時、（０）に変更されて出力されている。これによって
、前記対応関係に示されるコードワード列カＳ生成され
、フリップフロップＺにセットされて出方される。尚、
このフリップフロップ器の出力をＤ入力端子とＱ出力端
子とが接続され九りフリップフロップ四のクロック入力
端子に入力すれば、（１）なるデータが得られる都度記
録信号の反転処理が行われることになる。

また、第２図の復号化回路は次のようにして復号化を行
う。復元されたコードワード列が入力端子３１より入力
され、端子３２よ□り入力される再生された周波数ｚｆ
ｏのクロック信号によって４段のシフトレジスタ３３に
ストアされてパラレルデータＰｔ　、Ｐ２．Ｐ３．Ｐ４
を得るっこれらのパラレルデータＰＩ、Ｐ２．Ｐ３．Ｐ
４をＡＮＤ回路調、３５．３６からなる論理］１１路に
よって。

Ａ１ニＰ２・Ｐ４ Ａ２＝Ｐｘ−Ｐ４ Ａａ　＝Ｐ１−　Ｐ４ としてデータワードをめこれをシフトレジスタ３７に入
力する。このシフトレジスタ３７はカウンタ羽及びＮＡ
ＮＤ回路３９によってロード及びシフト動作が制御され
るものである。すなわち、カウンタ羽は、前記再生クロ
ック信号をインバータ４０を介して入力し、１段目でこ
れを２分周して周波数１０のクロックを再生し、シフト
レジスタ：３７のシフトクロックとして与える。またカ
ウンタ謔は前記データＰ４の反転Ｐ４を２段目に入力し
て４進または６進動作が制御されておりＮＡＮＤ回路３
９の出力を前記シフトレジスタ３７に対するロード信号
としている。すなわち、Ｐ４の値に応じて復元されたコ
ードワード列より再生されたデータが２ピツト長に対応
するものであるかあるいは３ビツト長忙対応するもので
あるかを判定し、その時のＡ１．Ａ２　、Ａ３なるデー
タをシフトレジスタに格納している。そして２ビツト長
データである時にはそのうちの上位２ビツトのみを出力
し、３ビツト長データである場合には３ビツト全てを出
力することによってデータワード列を再生している。

しかしながら、上記可変長符号化復号化方式を実現する
従来の符号化回路及び復号化回路は次のような問題があ
った。従来の符号化回路及び復号化回路においては複数
ビットのデータワード及びコードワードを並列に論理処
理を行って変換及び逆変換を行う為に、変換した後のコ
ードワードあるいは逆変換した後のデータワードを複数
の並列入力のシフトレジスタに格納してから順次読出さ
なければならない。このことは多くのＤフリップフロッ
プからなるシフトレジスタを必要とし集積化する場合の
回路規模が大きくなる。すなわち集積回路とする場合に
、ゲート数が多くなるという問題があった。

［発明の目的］ 本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、上記可変長符号化復号化方式に
おいて、逐次的に符号化あるいは復号化が可能な回路規
模を小さくすることが可能な実用性の高い構成の逐次符
号化回路及び逐次復号化回路を実現することができる可
変長符号化復号化方式を提供することにある。

［発明の概要］ 本発明は２値データ列を４種類の２ビツト長データから
渇択された３種類の２ビツト長データワードと、上記選
択から除かれた２ビツト長データを上位ビットとする２
種類の３ビツト長データワードに区切り上記３種類の２
ビツト長データワードに対しては次のコードワードの先
頭のビットが（０）である時のみ（１）となる符号を（
Ｙ）として、（１，０゜０．０）、（０，１，０，０）
、（０，０，Ｙ、Ｏ）からなるコードワードにそれぞれ
対応付けると共に前記２種類の３ビツト長データワード
に対しては（１、０、０Ｆ　１　。

０．０）、（０，０，０，１，０，０，）からなるコー
ドワードにそれぞれ対応させて前記各データワードをそ
れぞれコードワードに変換して、前記２値データ列を符
号化し、またこの符号化されたデータ列を上記対応関係
に従って逆変換して復号化するようにした可変長符号化
復号化方式において符号化ではコードワード列の（０）
から（１１に変化する時点で反転処理を行うことを前提
とすると共にデータワードに区切るだめの可変分周器の
カウンタを１個のフリップフロップとしてデータワード
る３ビツト長に区切る場合には１ビット分だけ上記フリ
ップ７０ツブの動作を止め、更に特定の３ビツト長デー
タワードの場合にはデータワードの３ビツト目の符号を
変換し、ト記カウンタのフリップフロップの状態に応じ
て符号変換する論理回路演算のアルゴリズムを変えるこ
とによって前記２値データ列を逐次的にコードワード列
に変換出来るようにしたものである。また前記可変長符
号化復号化方式の復号化では、コードワードを別のコー
ドワードに変換した後、データワードに区切るための可
変分周器のカウンタを１個にし、コードワードの特定の
ピッｌ’、＋１（１）の時すなわち３ビツト長データワ
ードに対応する時にはデータワードの１ビット分だけ上
記フリップ７０ツブの動作を止め、上記カウンタのフリ
ップフロップの状態に応じて符号変換する論理回路の演
算を変えることによって、上記変換されたコードワード
から２値データ列を逐次的に復号化可能圧したものであ
る。

［発明の効果］ かくして本発明は２値データ列を２ビツト長データワー
ドと３ビツト長データワードに区切って符号変換を行う
前記可変長符号化復号化方式における符号化回路のコー
ドワード用シフトレジスタ復号化回路のデータワード用
シフトレジスタを少なくすることが出来、回路規模が小
さくなって集積化する場合のゲート数が小さく実用性が
高い等の利点がある。

［発明の実施例］ 以下、図面および変換表を参照して本発明の一実施例に
つき説明する。

第２表（α）は本発明の符号化回路における符号変換に
使われるデータワードとコードワードの対応関係を示す
変換表、第２表（ｈ）は上記データワードに対するカウ
ンタの状態を示す対応図、第２表（Ｃ）はデータワード
の境界よりデータワードの１ビット分時間が経った時点
での変換されたデータワードとコードワードとの対応関
係を示す変換表、第２表（ｄ）はカウンタの状態に対し
て逐次的に出力されるコードピットの対応関係を示す図
、第３図は本発明を適用して構成される符号化回路、第
３表（ａ）は本発明の復号化回路における符号変換″に
使われるデータワードと変換されたコードワードの対応
関係を示す変換表、第３表Ｃｂ）はそのデータワードに
対するカウンタの状態を示す対応図、第３表（Ｃ）はカ
ウンタの状態に対して逐次的に出力されるデータの対応
関係を示す図、第４図は本発明を適用して構成される復
号化回路である。

第　２　表 （α） 第３表 Ｃα） 本発明の符号化回路におけるコードワード列への符号変
換は符号化されたコードワード列の（１）の存在すると
ころで反転処理を行うのではなく、コードワード列の（
０）から（１）に変化する時点で反転処理を行うことを
前提にしている。すなわち、第２表（α）のデータワー
ドとコードワードとの対応関係を示す変換表において、
（Ｙ′）は第１表と同様に次のコードワードの先頭のビ
ットが（０）である時のみ（１）となる符号を表わし、
（ｘｌ）、（ｘ２）、（ｘ３）は（０）または（１）の
任意の符号で良く、ＣＸ１　）　−（Ｘ２　）　＋　（
Ｘ３　）によって反転処理された記録信号が変化するこ
とはない。

第２表＜ｈ＞はデータワードに対するデータワード長を
決める可変分局器のカウンタの状態を示す図で、本発明
による符号化回路では１個のフリップフロップを用いた
２ビツトのカウンタを用いデータワードが２ビツト長の
時には２ビツトのカウンタとしデータワードが３ビツト
長の時は、例えば第２表（α）のような対応関係であれ
ばＡ１・Ａ２−１の場合だけ、データ１ビツトの期間カ
ウンタの動作を１Ｅめ、３ビツトのカウンタとして動作
させるようにしている。更に特定の３ビツト長データワ
ード、この一実施例では（０，０，０）のデータワード
の第３番目のビットを、データワードの境界の時点から
１ビット分の期間だけ遅れて、すなわち、　ＡＩに対し
て逐次的な変換によりＰＩ、Ｐ２のコードビットが出力
された後に（０）から（１）に変換する。第２表（Ｃ）
はこのような変換を行った後のデータワードとコードワ
ードの対応関係を示す変換表で変換されたデータピッｌ
−Ａ’３は、 Ａ′３−Ａ３＋ＡｌＡ２ＱＢ　・・（１）としてめられ
る。そして、逐次的にコードピットを出力するためには
、カウンタの状態に応じてＡ１のデータに対してＰＩ、
Ｐ２のコードピットを、　Ａ２に対してＰ３　、Ｐ４を
、Ａ３に対してＰ５　、Ｐ６を出力すれば逐次コードビ
ットに変換したことになる。すなわちコードピットＰＩ
　、Ｐ３．Ｐｌｓの音数番目のコードピットＣ１、コー
ドピットＰ２．Ｐ４．Ｐ６の偶数番目のコードピットを
Ｃ２で表わした時、２ビツト長データワードが入力し、
カウンタの状態が（０）であれば変換すべき現在のデー
タＤ１がＡｌ、次のデータＤ２がＡ２゜その次のデータ
ビット５Ａ３、更に次のデータＤ４がＡ４となるが、カ
ウンタの状態が（１）であれば現在のデータＤ１がＡ２
　、　Ｄ２がＡ３．Ｄ３がＡ４、Ｄ４がＡ５となる。ま
た、３ビツト長データワードが入力しカウンタの状態が
最初の（０）であれば、現在のデータＤｌがＡＩ％Ｄ２
がＡ２、Ｄ３がＡ３、Ｄ４がＡ４となりカウンタの状態
が２番目の（０）であれば現在のデータＤｌがＡ２、Ｄ
２がＮ１３、Ｄ３がＡ４、Ｄ４がＡ５となシカウンタの
状態が（１）であれば、現在のデータＤ１がＡ’ｓ　、
Ｄ２　ｉｓ　Ａ４、Ｄ３がＡ５、Ｄ４がＡ６となる。従
って、カウンタの状態に対して、出力コードピッ）　Ｃ
Ｉ、Ｃ２を第２表（α）及び（Ｃ）の変換表からめれば
（Ｘｉ　）　、　ｃｘ２）　、　（Ｋ３）の任意の符号
の存在を考慮して第２表（Ｌｉ′）のようになる。この
時、符号（Ｘｌ）、（Ｋ２）。

（Ｋ３）は共に０′）Ｋ等しくなる。入力データのビッ
トセルの期間Ｔのうちの前半のＴ／２が（１）で、後半
のＴ／２が（０）であるデータのクロック信号をＣＫｌ
とすれば、逐次的に出力するコードピットＣｏは、Ｃｏ
　＝　ＣＫ１．（ＱＡ　Ｄ１Ｄ２　＋ＱＡＤ２Ｄ３　＋
ＱＡＤ１Ｄ３　＋ＤＩ　、Ｄ２．Ｄ４）＋ＣＫ１・ＱＡ
−Ｄ１Ｄ２　・・・（２）となる。

仁のような符号化処理は第、３図の符号化回路において
次のようにして行われる。入力される２値データ列は端
子５１から２段のシフトレジスタ５２に順に人力され、
シフトン２フ５５２０２段目のＱ出力がＮＡＮＤ回路５
３を介して更に２段のシフトレジスタ′５４に入力され
る。これらのレジスタ５２，５４　ハ端子５５から与え
られる周波数ｆ０のクロック信号ＣＫ１を受けて動作す
るものである。ＮＡＮＤ回路５６．５７，５８，５９，
６０．６１及びインバータ６２からなる論理回路は前記
シフトレジスタ５２及び５４にセットされたデータＤＩ
乃至Ｄ４を受けて前記第（２）式の演′ｎを行い、コー
ドピットＣ０は端子６３より入力される周波数２ｆｏの
クロック信号ＣＫ２によ多動作するＤフリップフロップ
６４に格納される。

−力、Ｄフリッププロップからなるカウンタ６５は前記
クロック信号ＣＫＩを受けて動作し、９人−勇・１）２
−１の時にはＮＡＮ　Ｄ回路６６及びＡＮＤ回路６７に
よって、カウンタ６５の動作を止めると共にシフトン２
フ５５２０２段目の出力Ａ３にＮＡＮＤ回路５３によっ
て（１）を加えて、前記第（１）式の演算を行い、次の
クロックでシフトレジスタ５４の１段目にＫ３としてシ
フトする。シフトされた状態ではＱＡ＝１であるがＤ２
＝０であるので、カウンタ６５の動作が止るのはデータ
の１ビット分だけとなり３進動作をすることになる。こ
のように、カウンタ６５の状態とシフトレジスタ５２．
５４　Ｋセットされたデータにより演算されたコードピ
ットＣ０はＤフリップフロップ６４に格納された後り端
子とＱ端子が接続されたＤフリップフロップ６８のクロ
ッグ端子に入力されて（０）から（１）Ｋ変化する点で
反転処理が行われ記録信号が得られることになる。

本発明の復号化におけるデータ列への変換は、復元され
たコードワードを別のコードワードに変換し、変換され
たコードワードからデータビットを逐次変換すると共に
コードワードの４番目のビットである語長を示すマーカ
ビットを使って、符号化回路と同様に１個のＤフリップ
７０ツブで３進動作のカウンタを構成するようにしてい
る。すなわち、本来のデータワードとコードワードの対
応関係を示す第１表の変換表から、コードワードを第３
表（α）に示すコードワードメ１乃至ｖ６に変換する。

Ｐ’ｌ乃至Ｐ’ｓはＰｔ乃至Ｐ６から次のようにしてめ
られる。

第３表（ｈ）は符号化回路と同様にデータワード長を決
める可漬分周器のカウンタの状態を示す図で符号化回路
における第２表（ｈ）と同じなので説明を省略する。た
だし、カウンタの動作を止める３ビツト長データワード
の検出はコードワード中の第４番目のコードピットによ
シ制御する。逐次的にデータビットを出力するためＫは
、カウンタの状態に応じてＰ１’　、　Ｐ２’よりＡ１
を、Ｐｓ’　、　Ｐ４’よりＡ２を、Ｐｓ’　、　Ｐａ
’よりＡ３を出力出来れば良い。コードワード′でＰＩ
’　、　Ｐａ’　、　Ｐ５’の奇数番目のコードピット
をＣＩ、Ｐ２’　、　Ｐ４’　、　Ｐ６’の偶数番目の
コードピットを０２．Ｃ１より３ビツト後のコードピッ
トをＣ４で表わした時カウンタの状態に対して出力デー
タピッ）Ｄｏを第３表（α）の変換表からめれば、第３
表（Ｃ）のよう罠求められる。従って逐次的に出力する
データピッ）Ｄｏは Ｄ０＝ＱＢ−Ｃ２・Ｃ４＋ＱＢＣ１・・・（４）となる
。

このような復号化処理は第４図の復号化回路において次
のようにして行われる。復元されたコードワード列が入
力端子７１より入力され、端子７２より入力される再生
された周波数１ｆｏのクロック信号によって、インバー
タ７３　、　ＮＡＮＤ回路７４を介して、２個のＤフリ
ップフロップ７５．７６より構成される２段のシフトレ
ジスタにストアされ、更にＤフリップフロップ７６のＱ
出力よりＮＡＮＤ回路７７を介して２個のＤフリップフ
ロップ７８．７９より構成される２段のシフトレジスタ
にストアされて、パラレルデータＰ１乃至Ｐ４を得る。

これらのＰｌ乃至Ｐ４からＮＡＮＤ回路８０，８１．８
２によって上記第（３）式のＰ３’、　Ｐｓ’の演算を
行い、Ｄフリップフロップ７８及びＤフリップフロップ
７５に入力して、次のクロックでＤフリップフロップ７
９，７８，７６．７５の内容をＰｌ乃至Ｐ５に変換する
。一方りフリップ７０ツブからなるカウンタ８３は前記
再生クロック信号を２分周して周波数ＩＯのクロック信
号を作りＤフリップフロップからなるカウンタ８４は上
記周波数１０のクロック信号を受けて動作し、ＱＢ−Ｐ
４””　１０時にはＮＡＩ’ｔｌ）回路８５及びＡＮＤ
回路８６によって、カウンタ８４の動作を止める。カウ
ンタ８４に次のクロック信号が入った時にはＤフリップ
フロップ７６の内容はＰ６となりＰ６’　＝　Ｑである
ので、カウンタ８４の動作が市るのは、データの１ビッ
ト分だけとなりカウンタ８４は３進動作をすることにな
る。逐次的な出力データＤ０は上記カウンタ８４の状態
と、Ｄフリップフロップ７９の出力Ｃ１及びＤフリップ
フロップ７８の出力Ｃ２、Ｄフリップフロップ７５の出
力Ｃ４からＮＡＮＤ回路８７，８８．８９によって前記
第（４）式の如く演′ｆＰＩされ端子７２よりの周波数
２ｆｏのクロック信号と、カウンタ８３からの周波数ｆ
ｏのクロック信号がＮ　Ａ　Ｎ　Ｊ）回路９０を介して
クロック端子に入力されているＤフリップフロップ９１
にストアされ、出力される。

以上説明したように本発明による２ビツト長データワー
ドと３ビツト長データワードを使った可変長符号化復号
化方式によると、従来の符号化回路及び復号化回路に比
べて、ワード長を決める可変分周器のカウンタが簡単に
なると共に符号化回路ではコードワード用のシフトレジ
スタ、復号化回路ではデータワード用のシフトレジスタ
が少なくて良く、回路規模が小さくなる。例えばＤフリ
ップフロップのゲート数を６個として従来の回路とのゲ
ート数を比較すれば、第１図の符号化回路が約１００ゲ
ート、第２図の復号化回路が約７５ゲートに対して、本
発明によると第３図の符号化回路が５２ゲート、第４図
の復号化回路が５４ゲートとなる。従って、本発明によ
る符号化回路及び復号化回路は逐次的に符号化、復号化
出来ると共に、回路規模が小さくなり集積回路とする場
合にその実用的利点は大きい。

尚１本発明は上記実施例に限定されるものではない◇例
えば２ビツト長データワードの選択を（０，０）、　（
９，１）、（１，０）の３種類とし％３ビット長データ
ワードを（１，１，０）、（１，１，１）としても良く
、また他の組合せも勿論可能である。

また、各データワードに対応するコードワードの設定の
仕方も任意に定めれば良く、要はその対応関係を１対１
に定めれば良い。そして、その対応関係に応じて論理演
算のアルゴリズムを組換えれば良い。要するに本発明は
その要旨を逸脱しない範囲で種々変形して実施すること
が出来る。

【図面の簡単な説明】

第１図は従来の符号化回路、第２図は従来の復号化回路
、第３図は本発明を適用した符号化回路、第４図は本発
明を適用した復号化回路である。 １２．２０．２＋３．３３．３７．５２　、５４・・シ
フトレジスタ、２：３．胡、　６５　、８３　、８４・
・カウンタ、１４、　Ｊ５．　ｌ（ｉ　、２７．３４．
３５，３６．６７　、８６−＝　ＡＮＤ　回路、１７．
１８，１９，２４，３９，５３，５６，５７，５８，５
９，６０，６１゜６６　、７４　、７７　、８０　、８
１　、８２　、　＆５　、８７　、８８　、８９　、９
０・＝ＮＡＮＤ回路、　２２，２５，４０．６２　、７
３・・（ンバータ、公、２９．６４　、６Ｂ　、　７５
　、７６．７８，７９．９１・・・Ｄフリップフロップ
。 代理人　弁理士　則　近　憲　佑（ほか１名）第２図 第８図

Claims (2)

【特許請求の範囲】
1. （１）２値データ列を４種類の２ビツト長データから選
   択された３種類の２ビツト長データワードと、上記選択
   から除かれた２ビツト長データを上位ビットとする２種
   類の３ビツト長データワードに区切り上記３種類の２ビ
   ツト長データワードに対してハ、次のコードワードの先
   頭のビットが（０）である時のみ（１）となる符号を（
   １）として（１，０，（）、０）。 （０，１，０，０）、（０，０，Ｙ、０）からなるコー
   ドワードにそれぞれ対応付けると共に、上記２種類の３
   ビツト長データワードに対しては（１，０，０，１゜０
   ．０）、（０，０，０，１，０，０）からなるコードワ
   ードにそれぞれ対応させて、前記各データワードをそれ
   ぞれコードワードに変換して前記２値データ列を符号化
   し、またこの符号化されたコードワード列を上記対応関
   係に従って逆変換するようにした可変長符号化復号化方
   式において、コードワード列の（０）から（１）に変化
   する時点で反転処理を行って。 記録信号を作ることを前提にして、前記３種類のコード
   ワードを（１、Ｏ，０，Ｏ）、（０，１、Ｙ、０）、（
   ０゜０、Ｙ、０）に前記２種類のコードワードを（１，
   ０，０゜１、Ｙ、Ｏ）、（０，０，０，１，Ｙ、Ｏ）と
   すると共に、ワード長を区切るための可変分局器のカウ
   ンタをデータワード長が３ビツトの場合には１ビツト分
   だけ動作を止め、更に特定の３ビツト長データワードの
   ＪｉｌｌＫはデータワードの３ビツト目の符号を変換す
   ることにより上記カウンタを３進動作させ。 上記カウンタの状態に応じて符号変換する論理回路の演
   算な変えることによって前記２値データタ１１から逐次
   的にコードワード列に変換するよう如したことを特徴と
   する可変長符号化復号化方式。
2. （２）前記３種類のコードワードのうち（０，１，０，
   ０）を（０，１，１，０）に（０，０，Ｙ、０）を（０
   ，０，１，０）に変換し、前記２種類のコードワードは
   （１，０，０゜１．０，０）を（１，０，１，１，１，
   ０）に（０，０，０，１，０，０）を（０，０，１，１
   ，０，０）に変換すると共にワード長を区切るための可
   変分周器のカウンタをデータワード長が３ビツトの場合
   にはデータの１ビツト分だけ動作を止めて３進動作をさ
   せ、上記カウンタの状態に応じて符号変換する論理回路
   の演算を変えることによって、コードワード列から前記
   ２値デ