JPH0126226B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は画像表示装置におけるズーミング表
示に関わるものである。この発明はとくに、表示
装置側でズーミング操作をおこなう場合に、入力
画像のサンプリング形式を変更するのみで容易に
ズーミング操作をおこない得るようにした画像表
示装置を提供するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to zooming display in an image display device. In particular, the present invention provides an image display device that allows the zooming operation to be easily performed by simply changing the sampling format of the input image when performing the zooming operation on the display device side.

ズーミングを表示装置側でおこなう場合には入
力画像信号と表示部との間での走査形式の変換が
必要である。そのため表示装置内に記憶部（以下
メモリー）をもうけ、このメモリーを用いて走査
変換をおこなつてズーミング操作をするのが普通
である。従来、このようなメモリーを用いる走査
変換の方法として、入力画像信号を一時的に記憶
する適当な大きさをもつた一時メモリーをおき、
主メモリーは表示部の走査に合わせて連続的に読
出すようにし、表示部走査の帰線時間を利用して
前記一時メモリーの内容を主メモリーに転送する
方法や、主メモリーを２組もうけ、一方を表示部
の走査に合わせて連続的に読出している間に、他
方に入力画像の走査に合わせて連続的に書込むと
いう動作を交互におこなうなどの方法が用いられ
ている。しかし、この種の方法によれば余分なメ
モリーを要するという難点、あるいは一時メモリ
ーと主メモリーとの間の転送の制御が面倒である
などの難点があつた。 When zooming is performed on the display device side, it is necessary to convert the scanning format between the input image signal and the display section. For this reason, it is common to have a storage section (hereinafter referred to as memory) within the display device and use this memory to perform scan conversion and perform zooming operations. Conventionally, as a scan conversion method using such a memory, a temporary memory of an appropriate size is provided to temporarily store the input image signal.
The main memory is read out continuously in accordance with the scanning of the display section, and the contents of the temporary memory are transferred to the main memory using the blanking time of the display section scanning, and two sets of main memories are provided. A method is used in which one is read out continuously in accordance with the scanning of the display section, while the other is continuously written in accordance with the scanning of the input image. However, this type of method has drawbacks such as the need for extra memory and the troublesome control of transfer between temporary memory and main memory.

この発明は、主メモリーの書込・読出につい
て、それぞれが独立のクロツク源で動作し、か
つ、一回の読出（あるいは書込）動作に対して複
数回の書込（あるいは読出）動作を行い得るよう
読出・書込それぞれの専用区間をもうけることに
より、余分なメモリーを必要とせず、かつ単純な
構成で自由度の大きい走査変換をおこない得るよ
うにし、その結果自由度の大きいズーミング操作
を可能ならしめたものである。 This invention operates with independent clock sources for writing and reading from the main memory, and performs multiple write (or read) operations for one read (or write) operation. By creating dedicated sections for reading and writing to obtain the desired results, it is possible to perform scan conversion with a large degree of freedom without requiring extra memory and with a simple configuration, and as a result, it is possible to perform zooming operations with a large degree of freedom. It is something that has been trained.

以下実施例によりこの発明の内容を説明する。
第１図はこの発明の実施例を示す構成図、第２
図、第３図はこの実施例の動作の説明図である。 The contents of this invention will be explained below with reference to Examples.
Fig. 1 is a configuration diagram showing an embodiment of this invention;
3 are explanatory diagrams of the operation of this embodiment.

第１図において、１は符号化回路で、表示すべ
き画像信号を符号化する。２は同期回路、３は書
込クロツク発生回路、１５はサンプリング制御回
路である。サンプリング制御回路１５は同期回路
２で抽出される入力画像信号の同期信号により、
入力画像信号の走査に同期して、所望のズーミン
グに対応した抜取るべき走査線の抜取るべき部分
について所要の同期をもつた書込みクロツク（以
下Ｗクロツク）を発生するよう書込クロツク発生
回路３を制御する。また４は書込用バツフアであ
る。更に５は書込アドレス選択回路で、Ｗクロツ
ク毎に符号化回路１で符号化された画像信号を書
込むべきアドレスを順次走査するよう構成されて
いる。６は書込フラグ回路、７は書込エネーブル
回路、１２はメモリーでメモリ１２は書込エネー
ブル回路７の出力である書込エネーブル信号が
“１”であるときに、書込用バツフア４を介して
符号化された画像信号を、書込アドレス選択回路
５が指定するアドレスに書込むよう構成されてい
る。また８は読出クロツク発生回路で、表示部１
４の走査速度からきまる所要の周期をもつ読出ク
ロツク（以下Ｒクロツク）を発生する。９は書
込／読出制御回路で、Ｒクロツクに同期したメモ
リー制御信号を発生する。メモリー制御信号は所
要の回数比をもつ書込専用区間（以下Ｗ区間）と
読出専用区間（以下Ｒ区間）とをきめる。１０は
書込アドレス選択回路でＲ区間毎にメモリー１２
から読出すべき画像信号のアドレスを表示部１４
の走査に同期して走査する。１１はアドレス信号
切換回路で、メモリー１２に与えられるアドレス
信号を、前記メモリー征御信号がＷ区間を示すと
きには書込アドレス選択回路５から、またメモリ
ー制御信号がＲ区間を示すときには読出アドレス
選択回路１０から、それぞれ与えられるように切
換えるものである。更に１３は読出用バツフア、
１４は表示部である。表示部１４自身の詳細な構
成はこの発明の本質には関係しないので省略する
が、Ｒクロツク毎に読出バツフア１３に読出され
る画像信号を、それぞれの時刻における読出アド
レス選択回路１０のアドレスに対応する表示位置
に表示するように構成されている。 In FIG. 1, numeral 1 denotes an encoding circuit that encodes an image signal to be displayed. 2 is a synchronization circuit, 3 is a write clock generation circuit, and 15 is a sampling control circuit. The sampling control circuit 15 uses the synchronization signal of the input image signal extracted by the synchronization circuit 2.
A write clock generation circuit 3 is configured to generate a write clock (hereinafter referred to as W clock) with the required synchronization for the portion of the scanning line to be sampled corresponding to the desired zooming in synchronization with the scanning of the input image signal. control. Further, 4 is a buffer for writing. Furthermore, 5 is a write address selection circuit, which is configured to sequentially scan the address to which the image signal encoded by the encoding circuit 1 is to be written every W clock. 6 is a write flag circuit; 7 is a write enable circuit; 12 is a memory; The encoded image signal is written to the address specified by the write address selection circuit 5. Further, 8 is a read clock generation circuit, and the display section 1
A read clock (hereinafter referred to as R clock) having a required period determined from the scanning speed of 4 is generated. A write/read control circuit 9 generates a memory control signal synchronized with the R clock. The memory control signal determines a write-only section (hereinafter referred to as W section) and a read-only section (hereinafter referred to as R section) having a required frequency ratio. 10 is a write address selection circuit that selects memory 12 for each R section.
The address of the image signal to be read from the display section 14
scan in synchronization with the scan of Reference numeral 11 denotes an address signal switching circuit which selects the address signal given to the memory 12 from the write address selection circuit 5 when the memory control signal indicates the W section, and from the read address selection circuit when the memory control signal indicates the R section. 10, respectively. Furthermore, 13 is a read buffer,
14 is a display section. Although the detailed configuration of the display unit 14 itself is not related to the essence of the present invention and will be omitted, the image signal read out to the readout buffer 13 for each R clock corresponds to the address of the readout address selection circuit 10 at each time. The screen is configured to be displayed at the display position where the image is displayed.

さて、この実施例の動作を第２図、第３図によ
り説明する。まず第３図により、ズーミング動作
を説明する。説明を簡単にするため、入力画像と
して一定周期で繰返される横640×縦480画素の非
インタレース画像を考え、表示部１４として横
160×縦120画素をもつものについて例示する。ま
たメモリー１２のアドレス数は表示部１４の画素
数にひとしいものとする。サンプリング制御回路
１５は前述のように第３図Ａに示した斜線部分に
ついてのみ、サンプルおよび書込みをおこなうた
めのＷクロツクを発生するよう、書込クロツク発
生回路３を制御する。すなわち、たとえば２倍の
ズーミングにおいては、入力画像の画素Ho，Vo
を基準点として横320×縦240画素の部分を抜取
り、この部分について横、縦共２画素毎に発生す
るＷクロツクにより書込アドレス選択回路５を走
査すると共に入力画像信号をサンプルし、メモリ
ーに順次書込む。Ｒロツクによりこのメモリー内
容を順次読出し表示部１４に表示すると、640×
480画素の入力画像の320×240画素部分が表示さ
れることになるから、２倍のズーミングが実現さ
れたことになる。（第３図Ｂ）。また、Ho，Voを
基準点として横160×縦120画素の部分を画素毎に
サンプルしてメモリー１２に書込めば４倍のズー
ミングがおこなわれる。 Now, the operation of this embodiment will be explained with reference to FIGS. 2 and 3. First, the zooming operation will be explained with reference to FIG. To simplify the explanation, consider a non-interlaced image of 640 pixels horizontally and 480 pixels vertically that is repeated at a constant cycle as the input image, and
An example having 160 x 120 pixels vertically will be illustrated. It is also assumed that the number of addresses in the memory 12 is equal to the number of pixels in the display section 14. As described above, the sampling control circuit 15 controls the write clock generation circuit 3 so as to generate the W clock for sampling and writing only for the shaded area shown in FIG. 3A. That is, for example, in 2x zooming, pixels Ho and Vo of the input image
A portion of 320 pixels horizontally by 240 pixels vertically is sampled using the reference point, and the write address selection circuit 5 is scanned using the W clock generated every two pixels in both the horizontal and vertical directions, and the input image signal is sampled and stored in the memory. Write sequentially. When the contents of this memory are sequentially read out and displayed on the display section 14 by the R lock, 640×
Since a 320 x 240 pixel portion of the 480 pixel input image is displayed, twice the zooming has been achieved. (Figure 3B). Furthermore, if Ho and Vo are used as reference points and a portion of 160 pixels horizontally by 120 pixels vertically is sampled pixel by pixel and written into the memory 12, 4 times zooming will be performed.

次に抜取られた画像部分に対する書込・読出動
作を第２図により説明する。メモリー制御信号は
前記したように所要の回数比が１：ＡであるＲ区
間とＷ区間とに分けられており、これを第２図Ａ
に示す。読出動作をまず説明する。Ｒクロツクに
同期したＲ区間においては、メモリー１２のアド
レスは読出アドレス選択回路１０で指定されてお
り、表示部１４の走査はこの読出アドレス選択回
路１０に同期している。またＲ区間毎にメモリー
１２からの読出信号が読出用バツフア１３にセツ
トされる（第２図Ｅ）。したがつて、表示部１４
にはＲ区間毎にメモリー１２から順次読出される
画像信号が表示される。この読出動作の画素当り
の走査時間は第２図からわかるように（１＋Ａ）
Toである。 Next, the write/read operations for the extracted image portion will be explained with reference to FIG. As mentioned above, the memory control signal is divided into an R section and a W section with a required frequency ratio of 1:A.
Shown below. The read operation will be explained first. In the R interval synchronized with the R clock, the address of the memory 12 is designated by the read address selection circuit 10, and the scanning of the display section 14 is synchronized with this read address selection circuit 10. Further, a read signal from the memory 12 is set in the read buffer 13 for each R section (FIG. 2E). Therefore, the display section 14
Displays image signals sequentially read out from the memory 12 for each R section. As can be seen from Figure 2, the scanning time per pixel for this readout operation is (1+A)
It is To.

書込動作は次のようになる。入力画像信号はＷ
クロツク（第２図Ｂ）毎に符号化回路１でサンプ
ル・符号化され、書込用バツフア４にセツトされ
る。また、書込フラグ回路６はＷクロツク毎にセ
ツトされる（第２図Ｃ）。この書込フラグを各Ｗ
区間の立上り部においてテストし、書込みフラグ
がセツトされているときに書込エネーブル回路７
をセツトして書込エネーブル信号（第２図Ｄ）を
発生する。この書込エネーブル信号により所定の
書込動作が起る。ここで、Ｗクロツクの周期とＲ
区間の周期とが次のような条件を満しておればＷ
クロツクによりサンプルされた入力画像信号は正
しくメモリー１２に書込まれる。すなわち、説明
を簡単にするため入力画像信号の走査周期と表示
部の走査周期とがひとしい場合を考えると、画素
当りの読出周期すなわちＲ区間の周期T_Rの間に
ズーム比Ｋにひとしい個数の画素サンプルが書込
めればよい。また、Ｗクロツクの周期T_Wの間に
完全なＷ区間を含むための条件はT_W3T_pであ
る。したがつて、KT_W＝T_R＝（１＋Ａ）T_pおよ
びT_W3T_pなる２つの条件をみたすようにＡ，
T_W、あるいはT_pをきめれば入力画像信号は正し
くメモリーに書込まれ、また書込動作に妨害され
ずにメモリーから読出・表示できる。 The write operation is as follows. The input image signal is W
The data is sampled and encoded by the encoding circuit 1 every clock (FIG. 2B) and set in the write buffer 4. Further, the write flag circuit 6 is set every W clock (FIG. 2C). Set this write flag to each W
The test is performed at the rising edge of the section, and when the write flag is set, the write enable circuit 7
is set to generate a write enable signal (FIG. 2D). This write enable signal causes a predetermined write operation to occur. Here, the period of W clock and R
If the interval period satisfies the following conditions, then W
The input image signal sampled by the clock is correctly written into memory 12. That is, to simplify the explanation, if we consider the case where the scanning period of the input image signal and the scanning period of the display section are the same, then during the readout period per pixel, that is, the period T _R of the R section, a number of pixels equal to the zoom ratio K are It is sufficient if pixel samples can be written. Further, the condition for including a complete W section during the period T _W of the W clock is T _W 3T _p . Therefore, A, so as to satisfy the two conditions KT _W =T _R =(1+A)T _p and T _W 3T _p ,
If T _W or T _p is determined, the input image signal is correctly written into the memory, and can be read and displayed from the memory without being disturbed by the writing operation.

以上説明したように、ズーム表示すべき画像の
サンプリングをおこなう書込クロツクと、これと
は独立の読出クロツクとを発生せしめ、この読出
クロツクにより所要の回数比を有する読出専用区
間と書込専用区間とからなるメモリー制御信号を
発生せしめてメモリー１２の読出動作と書込動作
とを制御することにより簡単な構成でサンプリン
グ〜書込動作と読出〜表示動作とを相互独立にお
こなうことができるようにし、その結果読出専用
区間と書込専用区間との回数比および書込クロツ
ク周期の変更のみでズーム比が変えられるような
ズーミング操作を実現することができるという実
用上の大きい特徴が得られる。 As explained above, a write clock for sampling an image to be displayed in a zoomed manner and a read clock independent from this are generated, and the read-only section and write-only section having the required frequency ratio are generated by the read clock. By generating a memory control signal consisting of the following and controlling the read operation and write operation of the memory 12, it is possible to perform the sampling-write operation and the read-display operation mutually independently with a simple configuration. As a result, a great practical feature is obtained in that it is possible to realize a zooming operation in which the zoom ratio can be changed only by changing the ratio of the number of read-only sections to write-only sections and the write clock period.

なお、以上の説明においてはメモリー制御信号
を読出クロツクに同期して発させ、また画素当り
の読出周期が画素当りの書込周期にくらべて長い
場合について説明した。しかし、前者については
メモリー制御信号を書込クロツクに同期して発生
せしめても同様な動作が実現でき、またこの場合
書込用バツフアにもう一つの１画素分のバツフア
を併用することによりサンプリング〜書込周期を
短縮できる。また後者については、たとえばマト
リクス構成の表示部を用いたとき、これに中間調
表示を行うために一つの画素信号を複数回読出す
ような構成が用いられるが、このような応用例に
対しても、一回の書込区間に対して複数回の読出
区間をもうけるようにすることにより適用でき
る。また、メモリーへの書込・読出を画素単位で
おこなうものとして説明したが、複数個の画素を
まとめて１単位とし、この単位について書込・読
出をおこなうようにすればアクセス時間の比較的
長いメモリー素子を用いても以上のべた動作を実
現することができることは明らかである。 In the above description, the memory control signal is generated in synchronization with the read clock, and the read cycle per pixel is longer than the write cycle per pixel. However, in the case of the former, the same operation can be achieved by generating the memory control signal in synchronization with the write clock, and in this case, by using another 1-pixel buffer in addition to the write buffer, sampling ~ Write cycle can be shortened. Regarding the latter, for example, when using a display section with a matrix configuration, a configuration is used in which one pixel signal is read out multiple times in order to display halftones. , can be applied by creating multiple read sections for one write section. Also, although we have explained that writing and reading data to and from memory is performed pixel by pixel, if multiple pixels are grouped together as one unit and writing and reading is done for this unit, the access time will be relatively long. It is clear that the above operations can also be achieved using a memory element.

【図面の簡単な説明】[Brief explanation of drawings]

第１図はこの発明の一実施例を示す構成図、第
２図、第３図はこの実施例の動作を示すための説
明図である。 図において、１は符号化回路、２は同期回路、
３は書込クロツク発生回路、４は書込用バツフア
である。また５は書込アドレス選択回路、６は書
込フラグ回路、７は書込エネーブル回路である。
更に８は読出クロツク発生回路、９は書込・読出
制御回路、１０は読出アドレス選択回路、１１は
アドレス信号切換回路である。更に１２はメモリ
ー、１３は読出用バツフア、１４は表示部、１５
はサンプリング制御回路である。 FIG. 1 is a block diagram showing one embodiment of the present invention, and FIGS. 2 and 3 are explanatory diagrams showing the operation of this embodiment. In the figure, 1 is an encoding circuit, 2 is a synchronization circuit,
3 is a write clock generation circuit, and 4 is a write buffer. Further, 5 is a write address selection circuit, 6 is a write flag circuit, and 7 is a write enable circuit.
Furthermore, 8 is a read clock generation circuit, 9 is a write/read control circuit, 10 is a read address selection circuit, and 11 is an address signal switching circuit. Furthermore, 12 is a memory, 13 is a read buffer, 14 is a display section, and 15
is a sampling control circuit.

Claims (1)

【特許請求の範囲】[Claims] １ 記憶部を有する画像表示装置において、入力
画像信号をサンプルすると共にこれを記憶部に書
込むための書込クロツクを発生する書込クロツク
発生回路と、上記入力画像信号の走査に同期し、
かつ所望のズーム比に応じた所要のサンプル間隔
で上記入力画像信号の上記記憶部への書込みを行
わせるべく上記書込クロツク発生回路を制御する
サンプリング制御回路と、上記書込クロツク発生
回路とは独立して設けられていると共に上記記憶
部から上記入力画像信号を読出すための読出クロ
ツクを発生する読出クロツク発生回路と、上記書
込クロツク発生回路もしくは読出クロツク発生回
路のいずれかの一方に同期し、かつ書込専用区間
１回毎に読出専用区間を連続して複数回あるいは
読出専用区間１回毎に書込専用区間を連続して複
数回もつように上記記憶部の書込・読出を制御す
る書込／読出制御回路とを備え、上記書込専用区
間と読出専用区間との回数比および上記書込クロ
ツクの周期を変更することにより入力画像と表示
画像とのズーム比を変更し得るようにしたことを
特徴とするズーミング可能な画像表示装置。1. In an image display device having a storage section, a write clock generation circuit that samples an input image signal and generates a write clock for writing it into the storage section;
and a sampling control circuit that controls the write clock generation circuit to cause the input image signal to be written into the storage section at a required sampling interval according to a desired zoom ratio; and the write clock generation circuit. A read clock generation circuit which is provided independently and which generates a read clock for reading the input image signal from the storage section, and which is synchronized with either the write clock generation circuit or the read clock generation circuit. and the writing and reading of the storage section is performed so that for every write-only section there is a plurality of consecutive read-only sections or for every read-only section there is a plurality of consecutive write-only sections. and a write/read control circuit for controlling, and can change the zoom ratio between the input image and the display image by changing the frequency ratio of the write-only period and the read-only period and the cycle of the write clock. A zoomable image display device characterized in that: