JPS6012657B2 - Storage device - Google Patents

Description

【発明の詳細な説明】 この発明は例えば３２ビットのデータとして読み書さし
たり、１６ビットのデータとして読み書きすることがで
きるようにされた記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a storage device that can be read and written as, for example, 32-bit data or 16-bit data.

データ処理装置においては３２ビット幅のデータと１６
ビット幅のデータとの何れをも処理するものがある。そ
の場合、１６ビットのデータに対して読み書きを行なう
場合においては、従来においては第１図に示すように１
ワードのビット数が１６ビットのメモリ１１に対して１
６ビットのデータの処理はそのま）通常のデータ処理と
同様であるが、３２ビットのデータ処理においては例え
ば読み出しを行なう場合、最初に読み出したデータをマ
ルチプレクサ１２を通じて３２ビットレジスタ１３中の
上位１６ビットの部分１３ａにセットし、次の番地を読
み出した時にレジスタ１３中の下位１６ビットの部分１
３ｂにデータをセットする。このようにメモリ１１の二
つの番地より一つの３２ビットデータを構成させていた
。書込み時においてはこの逆に行なっていた。このため
３２ビットデータの読み書きには二回の読み書きを必要
とした。一方、メモリとして１ワードが３２ビットで構
成されており、つまり１回に読み書きするデータが３２
ビット幅の場合に１６ビットのデータを処理するには例
えば読み出されたデータの上位１６ビットを利用する場
合、第２図Ａに示すように３２ビットのレジスタ１３に
読み出された上位１６ビットのデータＤｏ及び下位１６
ビットのデータ○，の内、下位のデータＤ，のみを利用
する場合は、第２図Ｂに示すように３２ビットのレジス
タ１４中の上位１６ビットをすべて０、下位１６ビット
をすべて１としたデータを用意し、これ等レジスタ１３
と１４のデータの対応するビットの論理積を取ることに
より、その上位のデータＤｏを全て０とし、下位の１６
ビットのデータＤ，のみを第２図Ｃに示すように得る。In a data processing device, 32-bit wide data and 16
There are some that process both bit-width data. In that case, when reading and writing 16-bit data, conventionally, as shown in Figure 1,
1 for memory 11 where the number of word bits is 16 bits
The processing of 6-bit data is the same as normal data processing, but in 32-bit data processing, for example, when reading data, the first read data is sent to the upper 16 of the 32-bit register 13 through the multiplexer 12. When the bit part 13a is set and the next address is read, the lower 16 bit part 1 in the register 13 is set.
Set data to 3b. In this way, one 32-bit data was constructed from two addresses in the memory 11. At the time of writing, this was done in reverse. Therefore, reading and writing 32-bit data required two readings and writings. On the other hand, one word of memory consists of 32 bits, which means that 32 bits of data are read and written at one time.
To process 16-bit data in the case of a bit width, for example, when using the upper 16 bits of the read data, the upper 16 bits read into the 32-bit register 13 as shown in FIG. 2A. Data Do and lower 16
When using only the lower data D of the bit data ○, set the upper 16 bits in the 32-bit register 14 to all 0 and the lower 16 bits to all 1, as shown in Figure 2B. Prepare the data, register 13
By taking the AND of the corresponding bits of the 14 data, the upper data Do is set to all 0, and the lower 16
Only bit data D, is obtained as shown in FIG. 2C.

このように必要としない上位データＤｏをマスクする操
作が必要となる。逆に読み出したデータＤｏ，Ｄ，中の
上位データＤｏのみを利用する場合は第３図Ａに示すよ
うにレジスタ１３に読み出されたデータＤｏ，Ｄ，を右
へシフトして第３図Ｂに示すように上位データＤｏの１
６ビットが下位１６ビットになり、その上位１６ビット
は全てが０となるようにする。３２ビットのメモＩＪに
対し、データを書込む場合においては、例えば３２ビッ
ト中の下位の１６ビットに書込む場合においては、第４
図Ａに示すように先ず書込むべき番地に記憶されている
データ、例えばＤｏ，Ｄ，の３２ビットをレジスタ１
３に読み出し、これを第２図について説明したように下
位１６ビットを第４図Ｂに示すように全て０にし、つま
りマスクしてレジスタ１５に保持する。In this way, it is necessary to perform an operation to mask the unnecessary higher-order data Do. On the other hand, if only the upper data Do of the read data Do, D is to be used, the data Do, D read into the register 13 is shifted to the right as shown in FIG. 1 of the upper data Do as shown in
The 6 bits become the lower 16 bits, and the upper 16 bits are all set to 0. When writing data to a 32-bit memo IJ, for example, when writing to the lower 16 bits of the 32 bits, the fourth
As shown in FIG.
3, and as explained with reference to FIG. 2, the lower 16 bits are set to all 0 as shown in FIG. 4B, that is, masked and held in the register 15.

一方、書込むべきデータを第４図Ｃに示すようにレジス
タ１６に上位１６ビットが全て０で下位の１６ビットに
書込むべきデータＤ２を用意し、このレジスタ１６のデ
ータとしジスタ１５のデータとの論理和を取って第４図
Ｄに示すようにレジスタ１７に上位１６ビットのデータ
がＤｏ、下位１６ビットのデータがＤ２である３２ビッ
トのデ−夕とし、これを３２ビットメモリの目的とする
番地に書込む。その書込むべき個所が上位１６ビットの
場合は先ずその書込むべき番地の３２ビットのデータＤ
ｏ，Ｄ，を第５図Ａに示すように３２ビットレジスタ１
３に読み出し、その内の書込むべき上位１６ビットを第
５図Ｂに示すようにマスクしてレジスタ１５に保持し、
つまりデータＤ，のみを残す。一方、書込むべきデータ
Ｄ３を第５図Ｃに示すように上位１６ビットに、その下
位１６ビットをすべて０としてレジスタ１６にセットし
、レジスター５及び１６の内容の論理和を取って第５図
Ｄに示すようにレジスタ１７に上位１６ビットが新たな
データＤ３で下位１６ビットは元のデータＤ．の３２ビ
ットデータを設け、これを目的とする番地に書込む。こ
のように書込みに当っては４回のステップを必要とした
。以上述べたように従来においては、１６ビットデータ
及び３２ビットデータの何れに対しても処理を行なう場
合にメモリに対する読み書き動作は複数のステップを必
要とし、それだけ処理時間が長いものであつた。On the other hand, the data to be written is prepared in the register 16 as shown in FIG. As shown in FIG. 4D, the logical sum of the above is taken to create 32-bit data in the register 17, with the upper 16 bits of data being Do and the lower 16 bits of data being D2, and this is the purpose of the 32-bit memory. write to the address. If the location to be written is the upper 16 bits, first the 32-bit data D at the address to be written.
o, D, are stored in 32-bit register 1 as shown in Figure 5A.
3, the upper 16 bits to be written are masked and held in the register 15 as shown in FIG. 5B,
In other words, only data D is left. On the other hand, the data D3 to be written is set in the register 16 as the upper 16 bits and the lower 16 bits are all 0 as shown in FIG. As shown in D, the upper 16 bits of the register 17 are new data D3 and the lower 16 bits are the original data D. 32-bit data is provided and written to the target address. In this way, writing required four steps. As described above, conventionally, when processing both 16-bit data and 32-bit data, reading and writing operations on the memory required multiple steps, and the processing time was correspondingly long.

この発明の目的は３２ビットデータ及び１６ビットデー
タのように互に倍数のビット数の関係にあるデータの何
れに対しても読み書きを高速度に行なうことができる記
憶装置を提供することにある。An object of the present invention is to provide a storage device that can read and write at high speed any data that has a multiple bit number relationship, such as 32-bit data and 16-bit data.

この発明によれば偶数アドレスによってアクセスされる
第１メモリと、奇数アドレスによってアクセスされる第
２メモリとを設け、これ等第１メモリ、第２メモリに対
するデータの入出力とデータバスの上位側と下位側とを
切替接続することができるようにする。メモリの両者を
アクセスするか一方のみをアクセスするか、つまり先の
例では３２ビットデータの読み書きをするか、１６ビッ
トデータの読み書きをするかはフラグによって指示され
、このフラグに応じてメモリの両者をアクセスするか他
方をアクセスするかの制御がされる。又このフラグとア
ドレスが偶数か奇数かによって先の切替手段を選択して
第１メモリ、第２メモリとデータバスの上位側及び下位
側と接続をそのま）行なうか、互に切替えて行なうかの
切替が行なわれる。更にメモリの一方をアクセスする状
態において不要なメモリに対するアクセスを禁止するよ
うにされている。このようにメモリとデータ線との接続
を切替る手段とそのための制御手段とを設けることによ
ってデータ処理のデータの長さが長い場合でも短かし、
場合でも１ステップで読み出し、或いは書込みを行なう
ことができるようにされる。次にこの発明による記憶装
置の実施例を第６図を参照して説明しよう。According to this invention, a first memory that is accessed by an even number address and a second memory that is accessed by an odd number address are provided. It is possible to switch and connect to the lower side. Whether to access both or only one of the memories, that is, whether to read and write 32-bit data or 16-bit data in the previous example, is instructed by a flag, and depending on this flag, both memories are accessed. It is controlled whether to access one or the other. Also, depending on whether this flag and address are an even number or an odd number, the first switching means is selected and the connection between the first memory and the second memory and the upper and lower sides of the data bus is performed as is, or whether they are switched between each other. switching is performed. Furthermore, access to unnecessary memory is prohibited while one of the memories is being accessed. By providing a means for switching the connection between the memory and the data line and a control means therefor, even if the length of data for data processing is long, it can be shortened.
In any case, reading or writing can be performed in one step. Next, an embodiment of the storage device according to the present invention will be described with reference to FIG.

この発明においては偶数アドレスによってアクセスされ
る第１メモリ２１及び奇数アドレスによってアクセスさ
れる第２メモリ２２が設けられる。この例においてはこ
れ等メモリ２１，２２に対するデータの長さはそれぞれ
１６ビットの場合である。データバスの上位１６ビツト
のデータバス２３と下位１６ビットのデータバス２４と
、これ等メモリ２１，２２のデータ入出力側とが切替接
続される。このため読み出し用セレクタ２５，２６及び
書込み用セレクタ２７，２８が設けられる。セレクタ２
５はメモリ２１，２２の読み出されたデータの一方を選
択してそのデータを上位データバス２３に供給する。読
み出し用セレクタ２６はメモリ２１，２２の読み出され
たデータの一方を選択して下位ビットデータバス２４に
供給する選択を行なう。又、書込み用セレクタ２７はデ
ータバス２３，２４の一方を選択してメモリ２１に対し
書込みデータを与え、書込み用セレクタ２８はデータバ
ス２３，２４の一方のデータを選択してメモリ２２に書
込みデータを供給する。データバス２３，２４はマルチ
プレクサ３１，３２の一方の入力側に接続され、又これ
等のマルチプレクサ３１，３２の他方の入力側には例え
ば演算ユニット（図示せず）より各１６ビットのデータ
線３３，３４を通じてデータが与えられている。In this invention, a first memory 21 that is accessed by even addresses and a second memory 22 that is accessed by odd addresses are provided. In this example, the length of data for these memories 21 and 22 is 16 bits. The data bus 23 for the upper 16 bits of the data bus, the data bus 24 for the lower 16 bits, and the data input/output sides of these memories 21 and 22 are switched and connected. For this purpose, read selectors 25 and 26 and write selectors 27 and 28 are provided. Selector 2
5 selects one of the data read from the memories 21 and 22 and supplies the selected data to the upper data bus 23. The read selector 26 selects one of the data read from the memories 21 and 22 to supply it to the lower bit data bus 24. Further, the write selector 27 selects one of the data buses 23 and 24 to provide write data to the memory 21, and the write selector 28 selects data from one of the data buses 23 and 24 to provide write data to the memory 22. supply. The data buses 23 and 24 are connected to one input side of multiplexers 31 and 32, and the other input side of these multiplexers 31 and 32 is connected to each 16-bit data line 33 from an arithmetic unit (not shown), for example. , 34.

マルチプレクサ３１，３２ではそれぞれその入力の一方
が選択されレジスタ３５，３６にその選択されたデータ
がセットされる。レジスタ３５，３６の各データは各１
６ビットの線３７，３８をそれぞれ通じて図に示してな
いが、例えば演算ユニットへ挟給される。更にこれ等レ
ジスタ３５，３６のデー外ま駆動回路４１，４２を通じ
て対応するデータバス２３．２４に供ｖ給するようにす
ることができる。メモリ２１，２２の両者又は一方のみ
を示す指令がフラグ４３に与えられ、この例においては
メモリの一方のみをアクセスする場合、つまり１６ビッ
トデータ処理の場合、フラグ４３の出力が高レベル“１
”となるようにされている。Each of the multiplexers 31 and 32 selects one of its inputs, and the selected data is set in the registers 35 and 36. Each data in registers 35 and 36 is 1
Although not shown in the figure, the signal is fed to, for example, an arithmetic unit through 6-bit lines 37 and 38, respectively. Furthermore, the data of these registers 35, 36 can be supplied to the corresponding data buses 23, 24 through drive circuits 41, 42. A command indicating only one or both of the memories 21 and 22 is given to the flag 43, and in this example, when only one of the memories is accessed, that is, in the case of 16-bit data processing, the output of the flag 43 becomes a high level "1".
”.

メモリ２１，２２に対するアドレスの技下位ビットＬＳ
Ｂが端子４４に与えられ、この最下位ビットとフラグ４
３の内容は制御回路４５に入力される。制御回路４５は
フラグ４３が低レベル“０”の場合、つまり３２ビット
データでメモリ２１，２２をアクセスする場合、回路４
５の出力によりメモリ２１，２２が共にイネープルとさ
れ、メモリ２１，２２を１６ビットデータとしてアクセ
スする場合はフラグ４３よりの出力が“１”であること
と端子４４よりのアドレスの最下位ビットとによって隅
数アドレスの場合はメモリ２１のみをィネーブルとし、
メモリ２２はデスイネーブルとし、逆に奇数アドレスの
場合はメモリ２１をデスィネーブル、メモリ２２をイネ
ーブルとするような制御信号を出す。更にフラグ４４の
出力と聡子４４よりのアドレスの最下位ビットとにより
セレクタ２５〜２８を制御する選択信号発生回路４６が
設けられている。Lower bit LS of address for memories 21 and 22
B is applied to terminal 44, and this least significant bit and flag 4
The contents of No. 3 are input to the control circuit 45. When the flag 43 is at a low level "0", that is, when accessing the memories 21 and 22 with 32-bit data, the control circuit 45
Both memories 21 and 22 are enabled by the output of 5, and when accessing the memories 21 and 22 as 16-bit data, the output from the flag 43 must be "1" and the least significant bit of the address from the terminal 44. In the case of a corner number address, only memory 21 is enabled,
The memory 22 is des-enabled, and conversely, in the case of an odd address, a control signal is issued to disable the memory 21 and enable the memory 22. Furthermore, a selection signal generation circuit 46 is provided which controls the selectors 25 to 28 using the output of the flag 44 and the least significant bit of the address from Satoko 44.

選択信号発生回路４６は例えば排他的論理和回路であっ
てフラグ４３の出力と端子４４の最下位ビットとの排他
的論理和をとり、その出力はセレクタ２５〜２８の各セ
レクタ端子に与えられており、この入力が低レベル“０
”の場合はそれぞれ端子ａ側のデータを選択し、選択信
号が腐しベル“１”の場合は端子ｂ側のデータを選択す
る。マルチプレクサ３１，３２としてはこの例において
はデスイネーブル端子をもっており、これに対して高レ
ベル“１”が与えられるとその出力は全て“０”を出す
ものであり、マルチプレクサ３１のデスイネーブル端子
にはフラグ４３の出力が与えられている。マルチプレク
サ３２のデスイネーブル端子には常に低レベルが与えら
れ、従って常に動作状態となってその入力に選択された
ものが出力される。端子４７の読み書き制御信号が与え
られ、読み出し時は高レベル“１”となってこれにより
メモリ２１，２２に対する読み出し信号が与えられ、セ
レクタ２５，２６はィネーブルとされ、セレク夕２７，
２８はデスイネーブルとされ、更に駆動回路４１，４２
もデスィネーブルとされる。次に第６図に示した構成の
動作を説明しよう。The selection signal generating circuit 46 is, for example, an exclusive OR circuit, which performs an exclusive OR of the output of the flag 43 and the least significant bit of the terminal 44, and its output is given to each selector terminal of the selectors 25 to 28. This input is low level “0”.
”, the data on the terminal a side is selected, and when the selection signal is ``1'', the data on the terminal b side is selected.The multiplexers 31 and 32 have desenable terminals in this example. , when a high level "1" is given to this, all outputs are "0", and the output of the flag 43 is given to the des-enable terminal of the multiplexer 31. The des-enable of the multiplexer 32 A low level is always given to the terminal, so it is always in an operating state and the selected input is output.A read/write control signal is given to the terminal 47, and when reading, it becomes a high level "1". This provides read signals to the memories 21 and 22, enables the selectors 25 and 26, and enables the selectors 27 and 22.
28 is desenabled, and further the drive circuits 41 and 42
is also considered desinable. Next, the operation of the configuration shown in FIG. 6 will be explained.

先ず偶数アドレスを指定して３２ビットのデータを読み
出す場合、このフラグ４３の出力は低レベル“０”とな
っており、又端子４４のアドレスの最下位ビットが“０
”であり、更に様子４７は読み出し状態の高レベル“１
”となっている。このためメモリ２１，２２は共にイネ
ーブルとなり、かつ読み出し状態となってセレクタ２５
，２６は共にイネーブルとなっており、これ等はその端
子ａ側、即ちメモリ２１，２２側を選択する。従ってメ
モリ２１，２２から読み出された各１６ビットのデータ
はそれぞれセレクタ２５，２６を通じて上位側データバ
ス２３及び下位贋側デ−タバス２４に与えうれ、更にマ
ルチプレクサ３１，３２を通じてレジスタ３５，３６に
セットされる。次に奇数アドレスを指定して３２ビット
データを読み出す場合フラグ４３の出力は低レベル“０
”であるが、端子４４よりのアドレスの最下位ビットは
高レベル“１”となっており、従って選択信号発生回路
４６の出力は高レベル“１”となってセレクタ２５，２
６は端子ｂ側を選択する。First, when reading 32 bits of data by specifying an even address, the output of this flag 43 is a low level "0", and the lowest bit of the address of the terminal 44 is "0".
”, and furthermore, the state 47 shows the high level “1” in the read state.
”. Therefore, the memories 21 and 22 are both enabled and in the read state, and the selector 25
, 26 are both enabled, and these select the terminal a side, that is, the memories 21 and 22 side. Therefore, the 16-bit data read from the memories 21 and 22 can be applied to the upper data bus 23 and the lower data bus 24 through the selectors 25 and 26, respectively, and further applied to the registers 35 and 36 through the multiplexers 31 and 32. Set. Next, when reading 32-bit data by specifying an odd address, the output of flag 43 will be a low level “0”.
”, but the least significant bit of the address from the terminal 44 is at a high level “1”, so the output of the selection signal generation circuit 46 is at a high level “1” and the selectors 25 and 2
6 selects the terminal b side.

よってメモリ２１より読み出されたデータはセレクタ２
６を通じて下位データバス２４側に供給され「メモリ２
２より読み出されたデータはセレクタ２５を通じて上位
データバス２３側に供給される。よってメモリ２１の読
み出された内容がレジスタ３５に、メモリ２２により読
み出された内容がレジスタ３６にそれぞれセットされる
ことになる。次に偶数アドレスを指定して１６ビットの
データを読み出す場合はフラグ４３の出力が高レベル“
１”となり端子４４のアドレスの最下位ビットが低レベ
ル“０”となってよってセレクタ２５，２６は端子ｂ側
を選択し、制御回路４５の出力によってメモリ２１がイ
ネーフル、メモリ２２はデスイネーブルとなる。更にマ
ルチプレクサ３１はフラグ４３の出力によってデスイネ
ーブルとなる。このためメモリ２１より読み出されたデ
ータはセレク夕２６を通じて下位データバス２４に供給
され、これによりマルチプレクサ３２を通じてレジスタ
３６に供給される。一方マルチプレクサ３１の出力は全
て“０”とされており、レジスタ３５には全て“０１１
が入力される。次に奇数アドレスを指定して１６ビット
データを読み出す場合、この場合はフラグ４３の出力が
高レベル“１”、端子４４の最下位ビットが高レベル“
１”となり、このため制御回路４５によりメモリ２１は
デスイネーフル、メモリ２２はイネーブル、セレクタ２
５，２６は入力ａ側を選択する。Therefore, the data read from the memory 21 is sent to the selector 2.
6 to the lower data bus 24 side.
The data read from the data bus 2 is supplied to the upper data bus 23 through the selector 25. Therefore, the contents read from the memory 21 are set to the register 35, and the contents read from the memory 22 are set to the register 36. Next, when reading 16 bits of data by specifying an even address, the output of flag 43 is set to high level “
1", the least significant bit of the address of the terminal 44 becomes low level "0", so the selectors 25 and 26 select the terminal b side, and the output of the control circuit 45 enables the memory 21 and disables the memory 22. Furthermore, the multiplexer 31 is desenabled by the output of the flag 43. Therefore, the data read from the memory 21 is supplied to the lower data bus 24 through the selector 26, and thereby is supplied to the register 36 through the multiplexer 32. On the other hand, the outputs of the multiplexer 31 are all “0”, and the registers 35 are all “011”.
is input. Next, when reading 16-bit data by specifying an odd address, in this case, the output of the flag 43 is a high level "1", and the lowest bit of the terminal 44 is a high level "1".
Therefore, the control circuit 45 deactivates the memory 21, enables the memory 22, and deactivates the selector 2.
5 and 26 select the input a side.

よってメモリ２２より読み出されたデータはセレクタ２
６を通じ、更にデータバス２４、マルチプレクサ３２を
通じてレジスタ３６に入力され、一方レジスタ３５には
先の場合と同様にしてマルチプレクサ３１よりのオール
“０”が入力される。次に偶数アドレスを指定して３２
ビットデータを書込む場合、この場合フラグ４３の出力
は低レベル“０”となり、端子４４の最下位ビットは低
レベル“０”になり、端子４７は低レベル“０”となる
。Therefore, the data read from the memory 22 is sent to the selector 2.
6, the data bus 24 and the multiplexer 32 to the register 36, while the register 35 receives all "0's" from the multiplexer 31 in the same way as in the previous case. Next, specify an even number address and 32
When writing bit data, in this case the output of the flag 43 becomes a low level "0", the least significant bit of the terminal 44 becomes a low level "0", and the terminal 47 becomes a low level "0".

従ってメモリ２１，２２はィネーブルとなり、セレクタ
２５，２６はデスイネーフル、セレクタ２７，２８及び
マルチプレクサ３１，３２は共にィネープルとなる。従
ってデータ線３３，３４よりの各１６ビットのデータは
マルチブレクサ３１．３２を通じてレジスタ３５，３６
に入力され、これにより駆動回路４１，４２をそれぞれ
通じ、更にデータバス２３，２４を通じてセレクタ２７
，２８を通じてメモリ２１，２２に書込まれる。奇数ア
ドレスを指定して３２ビットデータを書込む場合は端子
４４の最下位ビットが高レベル“１”となった点が先の
場合と異なり、このため書込み用のセレクタ２７，２８
はそれぞれｂ側を選択するようになり、レジスタ３５よ
りのデータは駆動回路４２、データバス３２を通じてセ
レクタ２８よりメモリ２２に書込まれ、レジスタ３６の
デー外ま駆動回路４２、データバス２４を通じ、更にセ
レクタ２７のｂ側を通じてメモリ２１に書込まれる。Therefore, the memories 21 and 22 are enabled, the selectors 25 and 26 are disabled, and the selectors 27 and 28 and the multiplexers 31 and 32 are enabled. Therefore, 16 bits of data from data lines 33 and 34 are passed through multiplexers 31 and 32 to registers 35 and 36.
is input to the selector 27 through the drive circuits 41 and 42, and further through the data buses 23 and 24.
, 28 to the memories 21, 22. When writing 32-bit data by specifying an odd address, the difference from the previous case is that the lowest bit of the terminal 44 becomes a high level "1", and therefore the write selectors 27 and 28
each selects side b, and the data from the register 35 is written to the memory 22 by the selector 28 through the drive circuit 42 and data bus 32, and the data outside the register 36 is written through the drive circuit 42 and data bus 24. Furthermore, it is written into the memory 21 through the b side of the selector 27.

次に偶数アドレスを指定して１６ビットデータを書込む
場合、この場合フラグ４３の出力は高レベル１となって
おり、マルチプレクサ３１の出力は全て“０”となる。Next, when writing 16-bit data by specifying an even address, in this case the output of the flag 43 is at high level 1, and the outputs of the multiplexer 31 are all "0".

更に端子４４の最下位ビットは低レベル“０”であるた
め、書込みセレクタ２７，２８はｂ側が選択され、メモ
リ２１はィネーフル、メモリ２２はデスイネープルとさ
れる。よってレジスタ３６よりのデータは駆動回路４２
、データバス２４を通じ、更にセレクタ２７を通じてメ
モリ２１に書込まれる。メモリ２１はデスィネーブルと
されているため書込みはなされない。次に奇数アドレス
を指定して１６ビットデータを書込む場合は、先に状態
において端子４４の最下位ビットが高レベル１となるた
め、選択信号発生回路４６の出力は低レベルとなり、書
込みセレクタ２７，２８はａ側が選択される。又メモリ
２２がイネープルとなり、メモリ２１はデスイネーフル
となる。レジスタ３６のデータは駆動回路４２、データ
バス２４、更にセレクタ２８を通じてメモリ２２に書込
まれる。以上述べたように第６図に示した例によれば、
制御回路４５、選択信号発生回路４６、更にセレクタ２
５〜２８を設けることによって３２ビットデータの読み
出し書込み、１６ビットデータの読み出し書込み、何れ
の場合においても１ステップで行なうことができる。Further, since the least significant bit of the terminal 44 is at a low level "0", the write selectors 27 and 28 select the b side, and the memory 21 is enabled and the memory 22 is disabled. Therefore, the data from the register 36 is sent to the drive circuit 42.
, are written into the memory 21 through the data bus 24 and further through the selector 27. Since the memory 21 is disabled, no data is written to it. Next, when writing 16-bit data by specifying an odd address, the lowest bit of the terminal 44 becomes high level 1 in the state first, so the output of the selection signal generation circuit 46 becomes a low level, and the write selector 27 , 28, the a side is selected. Also, the memory 22 becomes enabled and the memory 21 becomes de-enabled. The data in the register 36 is written into the memory 22 through the drive circuit 42, the data bus 24, and the selector 28. As mentioned above, according to the example shown in Figure 6,
The control circuit 45, the selection signal generation circuit 46, and the selector 2
By providing 5 to 28, reading and writing of 32-bit data and reading and writing of 16-bit data can be performed in one step in both cases.

従ってその書込み読み出し処理が従釆の場合と比較して
著しく高速度になる。尚上述においては二つのメモリに
ついて３２ビットと１６ビットの何れかのデータの読み
書きを行なったが、１６ビットと８ビットのデータの読
み書きを行なうような場合も同様にして１ステップで行
なうようにすることができる。更にメモリ２１，２２の
二つを設けたが４つのメモリを設けて各８ビットのデー
タとしてこれらを選択制御して読み書きするようにする
こともできる。Therefore, the writing/reading process becomes significantly faster than in the case of a slave. In the above, either 32-bit or 16-bit data was read and written to the two memories, but 16-bit and 8-bit data can also be read and written in one step. be able to. Furthermore, although two memories 21 and 22 are provided, it is also possible to provide four memories and selectively control and read/write these as 8-bit data.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従釆の２種類のデータ長を処理する記憶装置を
示す略線図、第２図〜第５図は従釆の二種類のデータ長
を処理する記憶装置に対する読み書きを説明するための
データ図、第６図はこの発明による記憶装置の一例を示
すブロック図である。 ２１：第１メモリ、２２：第２メモリ、２５〜２８：セ
レクタ、２３：上位暦データバス、２４：下位層データ
バス、３１，３２：マルチプレクサ、３３，３４：書込
み用データ入力線、３５，３６：レジスタ、３７，３８
：出力データ線、４１．４２：書込み用駆動回路、４３
：フラグ、４４：アドレス最下位ビット入力端子、４５
：制御回路、４６：選択信号発生回路、４７：読み書き
制御信号入力端子。 舞１晒 第２図 努３函 努４図 努Ｓ脚 第６ 図Fig. 1 is a schematic diagram showing a storage device that processes two types of subordinate data lengths, and Figs. 2 to 5 are for explaining reading and writing to a storage device that processes two types of subordinate data lengths. FIG. 6 is a block diagram showing an example of a storage device according to the present invention. 21: first memory, 22: second memory, 25 to 28: selector, 23: upper calendar data bus, 24: lower layer data bus, 31, 32: multiplexer, 33, 34: data input line for writing, 35, 36: Register, 37, 38
: Output data line, 41.42: Write drive circuit, 43
: Flag, 44: Address least significant bit input terminal, 45
: control circuit, 46: selection signal generation circuit, 47: read/write control signal input terminal. Dance 1 Figure 2 Tsutomu 3 Box Tsutomu 4 Tsutomu S leg Figure 6

Claims (1)

【特許請求の範囲】[Claims] １ 偶数アドレスによりアクセスされる第１メモリと、
奇数アドレスによりアクセスされる第２メモリと、上記
第１メモリ及び第２メモリをアクセスするかその一方の
みをアクセスするかを指示するフラグと、上記第１メモ
リ及び第２メモリの入出力側とデータバスの上位ビツト
側及び下位ビツト側とを切替接続する切替手段と、上記
フラグが両メモリをアクセスする状態で偶数アドレス及
び奇数アドレスに一方のアクセスで上記第１メモリ及び
第２メモリを上記データバスの上位側及び下位側と対応
させてデータを入出力させ、他方のアクセスで上記第１
メモリ及び第２メモリをデータバスの下位側及び上位側
と対応させてデータを入出力させ、上記フラグが一方の
メモリに対するアクセス状態で偶数アドレス及び奇数ア
ドレスの何れかのアクセスに対して上記第１メモリ及び
第２メモリを上記データバスの下位置にデータを入出力
させるように上記切替手段を制御する切替制御手段と、
上記フラグが上記メモリの一方に対してアクセスする状
態を示すフラグ及び上記アドレスにより上記第１メモリ
及び第２メモリの不要な方に対するアクセスを禁止する
手段とを具備する記憶装置。1 a first memory accessed by an even address;
a second memory accessed by an odd address, a flag instructing whether to access the first memory and second memory or only one of them, input/output sides of the first memory and second memory, and data. a switching means for switching and connecting the upper bit side and the lower bit side of the bus; and a switching means for connecting the first memory and the second memory to the data bus by accessing one of the even and odd addresses in a state where the flag accesses both memories; Data is input/output in correspondence with the upper and lower sides of the
A memory and a second memory are made to correspond to the lower side and the upper side of the data bus to input and output data, and when the above-mentioned flag is in an access state to one memory, the above-mentioned first switching control means for controlling the switching means to cause the memory and the second memory to input and output data to a lower position of the data bus;
A storage device comprising: a flag indicating a state in which one of the memories is accessed; and means for prohibiting access to an unnecessary one of the first memory and second memory based on the address.