JPH04170661A - Microprocessor system - Google Patents

Abstract

PURPOSE:To connect a host processor having different bit width to a miroprocessor by providing the microprocessor with the 1st and 2nd bidirectional buffers, an external output terminal and a changeover circuit. CONSTITUTION:The 1st bidirectional buffer 61 acts so as to connect the pre scribed W bits of the host processor 70 to the lower (or upper) W bits of a shared memory 80 having 2W-bit width. The 2nd bidirectional buffer 62 acts so as to connect the prescribed W bits of the processor 70 to the upper (or lower) W bits of the shared memory 80 based upon a changeover signal CH. The changeover signal CH is supplied to an external output terminal 60 comple mentally with the buffer 62, and when the host computer 70 is a processor with W-bit width, a changeover circuit 68 supplies the changeover signal to the buffer 62. Thus, the host processor having the different bit width can be connected to the microprocessor.

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、少なくともマイクロプロセッサ、ホストプロ
セッサ及び共有メモリを有し、そのマイクロプロセッサ
及びホストプロセッサが共有メモリに対して排他的にア
クセスするマイクロプロセッサシステムに関するもので
ある。Detailed Description of the Invention (Field of Industrial Application) The present invention relates to a microprocessor having at least a microprocessor, a host processor, and a shared memory, the microprocessor and the host processor having exclusive access to the shared memory. It's about systems.

（従来の技術） 従来、この種の技術としては、例えば第２図に示すよう
なものがあった。(Prior Art) Conventionally, as this type of technology, there has been one shown in FIG. 2, for example.

第２図は、従来のマイクロプロセッサシステムの一構成
例を示す概略の構成ブロック図である。FIG. 2 is a schematic block diagram showing an example of the configuration of a conventional microprocessor system.

このマイクロプロセッサシステムは、マイクロプロセッ
サ１０、ホストプロセッサ３０及び共有メモリ４０を有
しており、マイクロプロセッサ１０及び共有メモリ４０
の組み合わせにより高速処理サブシステムを構成してい
る。This microprocessor system includes a microprocessor 10, a host processor 30, and a shared memory 40.
The combination constitutes a high-speed processing subsystem.

マイクロプロセッサ１０は、共有メモリ４０にアクセス
しデータ処理等を行う機能と共に、ホストプロセッサ３
０及び共有メモリ４０間の接続機能を有し、例えば３２
ビツトのマイクロプロセッサ本体１１を内蔵しており、
ホストプロセッサ側の接続端子として、ホストプロセッ
サ３０からのデータ線に対して例えば３２ビツト接続可
能なホスト側バス端子（以下、Ｈバス端子という）１２
、典有メモリ側の接続端子として、データバス端子（以
下、Ｄバス端子という）１３、アドレスバス端子（以下
、Ａバス端子という）１４、書込み信号出力用端子（以
下、ＷＥ端子という）１５、及び読出し信号ｄ力用端子
（以下、ＲＥ端子という）１６をそれぞれ備えている。The microprocessor 10 has the function of accessing the shared memory 40 and processing data, as well as the function of the host processor 3.
0 and the shared memory 40, for example, 32
Built-in BIT microprocessor body 11,
As a connection terminal on the host processor side, there is a host side bus terminal (hereinafter referred to as H bus terminal) 12 that can be connected to, for example, 32 bits to a data line from the host processor 30.
, a data bus terminal (hereinafter referred to as D bus terminal) 13, an address bus terminal (hereinafter referred to as A bus terminal) 14, a write signal output terminal (hereinafter referred to as WE terminal) 15, as connection terminals on the private memory side. and a read signal d power terminal (hereinafter referred to as an RE terminal) 16.

また、マイクロプロセッサ１０内部においてば、Ｈバス
端子１２及びＤバス端子１３間が３２ビツトのデータ線
で、Ｈバス端子１２及びＡバス端子１４間が１６ビツト
のアドレス線でそれぞれ結ばれ、そのデータ線上にはホ
ストプロセッサ側用の双方向バッファ１７が、アドレス
線上にはホストプロセッサ側用のアドレスレジスタ１８
がそれぞれ設けられている。マイクロプロセッサ本体１
１には、３２ビツトのデータ線がＤバス端子１３との間
に、１６ビツトのアドレス線がＡバス端子１４との間に
それぞれ接続され、そのデータ線上にはマイクロプロセ
ッサ側用の双方向バッファ１９が、アドレス線上にはマ
イクロプロセッサ側用のアドレスレジスタ２０がそれぞ
れ設けられている。Furthermore, inside the microprocessor 10, the H bus terminal 12 and the D bus terminal 13 are connected by a 32-bit data line, and the H bus terminal 12 and the A bus terminal 14 are connected by a 16-bit address line. A bidirectional buffer 17 for the host processor side is on the line, and an address register 18 for the host processor side is on the address line.
are provided for each. Microprocessor body 1
1, a 32-bit data line is connected to the D bus terminal 13, a 16-bit address line is connected to the A bus terminal 14, and a bidirectional buffer for the microprocessor side is connected to the data line. 19, and address registers 20 for the microprocessor side are provided on the address lines, respectively.

さらに、このマイクロプロセッサ１０には、ＷＥ端子１
５及びＲＥ端子１６に対してそれぞれ書込み信号ＷＥ及
び読出し信号ＲＥを供給する信号発生口！＠２１が内蔵
されている。Furthermore, this microprocessor 10 has a WE terminal 1.
A signal generation port that supplies write signal WE and read signal RE to terminal 5 and RE terminal 16, respectively! @21 is built-in.

ホストプロセッサ３０は、マイクロプロセッサ１０の外
部に設けられ、マイクロプロセッサ１０を介して共有メ
モリ４０との間でデータ授受等を行う機能を有し、例え
ば３２ビツト幅のプロセッサで構成されている。このホ
ストプロセッサ３０は、外部バスを介してマイクロプロ
セッサ１０に接続されており、例えば３２ビツトのデー
タ線がＨバス端子１２に接続されている。The host processor 30 is provided externally to the microprocessor 10, has a function of exchanging data with the shared memory 40 via the microprocessor 10, and is composed of, for example, a 32-bit wide processor. This host processor 30 is connected to the microprocessor 10 via an external bus, and a 32-bit data line is connected to the H bus terminal 12, for example.

共有メモリ４０は、マイクロプロセッサ１０及びホスト
プロセッサ３０の外部に設けられ、マイクロプロセッサ
本体１１及びホストプロセッサ３０により排他的にアク
セスされるものであり、例えば最大容量が６４ｋｗＸ３
２ビットのスタティックＲＡＭ″′Ｃ′構成され、３２
ビツトのデータ線を介してＤバス端子１３に、１６ビツ
トのアドレス線を介してＡバス端子１４に、書込み信号
線を介してＷＥ端子１５に、読出し信号線を介してＲＥ
端子１６にそれぞれ接続されている。The shared memory 40 is provided outside the microprocessor 10 and the host processor 30, is accessed exclusively by the microprocessor main body 11 and the host processor 30, and has a maximum capacity of, for example, 64 kW x 3.
Consists of 2-bit static RAM'''C', 32
The data is connected to the D bus terminal 13 via the bit data line, to the A bus terminal 14 via the 16-bit address line, to the WE terminal 15 via the write signal line, and to the RE via the read signal line.
They are connected to terminals 16, respectively.

次に、動作を説明する。Next, the operation will be explained.

最初にマイクロプロセッサ本体１１が休止している時、
ホストプロセッサ３０はマイクロプロセッサ本体１１が
処理すべきデータとプログラム（またはコマンド列）を
共有メモリ４０に転送（データ転送）する。この時、ホ
ストプロセッサ３０は、先ず、アドレス信号をアドレス
レジスタ１８側に送って転送先を指定し、次に、データ
及びプログラム等を、Ｈバス端子１２、双方向バッファ
１７、Ｄバス端子１３を介して共有メモリ４０に送る。When the microprocessor main body 11 is at rest for the first time,
The host processor 30 transfers the data and program (or command string) to be processed by the microprocessor main body 11 to the shared memory 40 (data transfer). At this time, the host processor 30 first sends an address signal to the address register 18 side to designate the transfer destination, and then transfers data, programs, etc. to the H bus terminal 12, bidirectional buffer 17, and D bus terminal 13. The data is sent to the shared memory 40 via the shared memory 40.

共有メモリ４０内にデータ及びプログラム等が転送され
た後、マイクロプロセッサ本体１１は、アドレスレジス
タ２０及び双方向バッファ１９を介し、Ｄバス端子１３
及びＡバス端子１４を経由して、共有メモリ４０内のプ
ログラムを読出し、そのプログラムに基づいて共有メモ
リ４０内のデータに対してデータ処理を行い、その処理
結果を共有メモリ４０内に格納する。After data, programs, etc. are transferred into the shared memory 40, the microprocessor main body 11 transfers the data to the D bus terminal 13 via the address register 20 and the bidirectional buffer 19.
The program in the shared memory 40 is read out via the A bus terminal 14, data processing is performed on the data in the shared memory 40 based on the program, and the processing result is stored in the shared memory 40.

マイクロプロセッサ本体１１がデータ処理を終えると、
ホストプロセッサ３０は、Ｈバス端子１１２等を介して
共有メモリ４０内の処理結果を読出す。When the microprocessor body 11 finishes processing the data,
The host processor 30 reads the processing results in the shared memory 40 via the H bus terminal 112 and the like.

以上の動作に際して、共有メモリ４０は、マイクロプロ
セッサ本体１１及びホストプロセッサ３０によりいずれ
からも３２ビット単位で排他的にアクセスされ、その書
込み及び読出しはそれぞれ信号発生図８２１からＷＥ端
子１５及びＲＥ端子１６を介して入力される書込み信号
ＷＥ及び読出し信号ＲＥ　（例えばいずれもパルス信号
）が与えられることにより実行される。During the above operation, the shared memory 40 is accessed exclusively in units of 32 bits by both the microprocessor main body 11 and the host processor 30, and writing and reading thereof are performed from the signal generation diagram 821 to the WE terminal 15 and the RE terminal 16, respectively. This is executed by applying a write signal WE and a read signal RE (for example, both are pulse signals) inputted via the .

このような従来のマイクロプロセッサシステムでは、書
込み信号ＷＥ及び読出し信号ＲＥなどの制御信号を発生
する信号発生図＆＠２１や、接続用回路素子である双方
向バッファ１７．１９等が、マイクロプロセッサ本体１
１と共にマイクロプロセッサ１０に内蔵されており、比
較的コンパクトなシステムを構成している。In such a conventional microprocessor system, the signal generation diagram &@21 that generates control signals such as the write signal WE and the read signal RE, and the bidirectional buffers 17 and 19 that are connection circuit elements are connected to the microprocessor main body. 1
1 and is built into the microprocessor 10, constituting a relatively compact system.

（発明が解決しようとする課題） しかしながら、上記構成のマイクロプロセッサシステム
では、次のような課題があった。(Problems to be Solved by the Invention) However, the microprocessor system having the above configuration has the following problems.

（ａ＞ホストプロセッサ３０は、共有メモリ４０に対し
てデータ転送の機能しか果たしていないにもかかわらず
、マイクロプロセッサ１０において、３２ビツトのデー
タ線分のＨバス端子１２を占有している。これに伴って
、マイクロプロセッサ１０では、その端子数に応じて面
積が大形化し、また、端子の密接度が増して外部配線等
が密接化・複雑化し、引き回し等に起因して配線のレイ
アウトが困難となってしまう。(a> Although the host processor 30 only performs the function of data transfer to the shared memory 40, it occupies the H bus terminal 12 of the 32-bit data line in the microprocessor 10. As a result, the area of the microprocessor 10 increases in proportion to the number of its terminals, and the closeness of the terminals increases, making external wiring etc. denser and more complex, making wiring layout difficult due to routing, etc. It becomes.

従って、従来のマイクロプロセッサシステムでは、端子
の十分な利用効率の向上が図られておらず、マイクロプ
ロセッサ１０が大形化し、外部配線等の密接化・複雑化
等を招いて、システム全体の信頼性が低下してしまう。Therefore, in conventional microprocessor systems, the utilization efficiency of terminals has not been sufficiently improved, the microprocessor 10 has become larger, external wiring has become closer and more complex, and the reliability of the entire system has been reduced. Sexuality decreases.

（ｂ）第２図のマイクロプロセッサシステムでは、マイ
クロプロセッサ１０と共有メモリ４０との組み合わせに
より高速処理サブシステムが構成され、その高速処理サ
ブシステムは、外部バスを介してホストプロセッサ３０
と結合している。このように、従来のマイクロプロセッ
サシステムでは、ホストプロセッサ３０が高速処理サブ
システムに対して比較的疎な結合が許容されているので
、例えばホストプロセッサ３０を１６ビツＩ・システム
に置き換えるようなことも考えられるが、従来のシステ
ムでは高速処理サブシスデム側にこれに対処する手段が
ないために、ビット幅の異なるホストプロセッサについ
ての結合が困難であった。(b) In the microprocessor system shown in FIG. 2, a high-speed processing subsystem is configured by the combination of the microprocessor 10 and the shared memory 40, and the high-speed processing subsystem is connected to the host processor 3 via an external bus.
is combined with In this way, in conventional microprocessor systems, the host processor 30 is allowed to be relatively loosely coupled to the high-speed processing subsystem, so it is possible to replace the host processor 30 with a 16-bit I system, for example. However, in conventional systems, there is no means to deal with this on the high-speed processing subsystem side, making it difficult to combine host processors with different bit widths.

本発明は、前記従来技術が持っていた課題として、端子
の十分な利用効率の向上が図られていない点、ビット幅
の異なるホストプロセッサの結合が困難な点について解
決したマイクロプロセッサシステムを提供するものであ
る。The present invention provides a microprocessor system that solves the problems of the above-mentioned conventional technology, such as the failure to sufficiently improve the utilization efficiency of terminals and the difficulty in connecting host processors with different bit widths. It is something.

（課題を解決するための手段） 第１の発明は、前記課題を解決するために、２Ｗビット
幅（Ｗは正の整数）を有するマイクロプロセッサ本体を
内蔵したマイクロプロセッサと、所定のＷビットを含む
ビット幅を有するホストプロセッサと、前記２Ｗビット
幅を有し、前記マイクロプロセッサ本体及びホストプロ
セッサにより排他的にアクセスされる共有メモリとを、
備えたマイクロプロセッサシステムにおいて、以下のよ
うな手段を講じたものである。(Means for Solving the Problems) In order to solve the above problems, a first invention provides a microprocessor having a built-in microprocessor main body having a 2W bit width (W is a positive integer), and a microprocessor having a predetermined W bit width. a host processor having a bit width including; a shared memory having the 2W bit width and accessed exclusively by the microprocessor main body and the host processor;
In this microprocessor system, the following measures are taken.

即ち、前記ホストプロセッサの所定のＷビットを前記共
有メモリの下位または上位Ｗビットに結ぶ第１の双方向
バッファと、切換信号に基づき前記ホストプロセッサの
所定のＷビットを前記共有メモリの上位または下位Ｗビ
ットに結ぶ第２の双方向バッファと、前記第２の双方向
バッファと相補的に切換信号が供給される外部出力端子
と、前記ホストプロセッサのビット幅に応じて前記切換
信号を前記第２の双方向バッファまたは外部出力端子の
いずれか一方へ出力する切換回路とを、前記マイクロプ
ロセッサに設けたものである。That is, a first bidirectional buffer connects a predetermined W bit of the host processor to the lower or upper W bit of the shared memory; and a first bidirectional buffer connects the predetermined W bit of the host processor to the upper or lower W bit of the shared memory based on a switching signal. a second bidirectional buffer connected to the W bit; an external output terminal to which a switching signal is supplied complementary to the second bidirectional buffer; The microprocessor is provided with a switching circuit for outputting to either the bidirectional buffer or the external output terminal.

第２の発明は、第１の発明において、前記ホストプロセ
ッサは、前記２Ｗビット幅を有するプロセッサで構成し
、かつ、前記外部出力端子を介して入力される切換信号
に基づき、前記ホストプロセッサの所定のＷビット以外
のＷビットを前記共有メモリの上位または下位Ｗビット
に結ぶ第３の双方向バッファを、前記マイクロプロセッ
サの外部に設けたものである。In a second aspect of the invention, based on the first aspect, the host processor is configured with a processor having the 2W bit width, and a predetermined value of the host processor is determined based on a switching signal inputted via the external output terminal. A third bidirectional buffer is provided outside the microprocessor to connect W bits other than the W bits of the microprocessor to the upper or lower W bits of the shared memory.

（作用） 第１の発明によれば、以上のようにマイクロプロセッサ
システムを構成したので、前記第１の双方向バッファは
、前記ホストプロセッサの所定のＷビットを前記共有メ
モリの下位（または上位）Ｗビットに結ぶように働く。(Operation) According to the first invention, since the microprocessor system is configured as described above, the first bidirectional buffer transfers a predetermined W bit of the host processor to the lower (or upper) of the shared memory. Works to connect to the W bit.

前記第２の双方向バッファは、切換信号に基づき前記ホ
ストプロセッサの所定のＷビットを前記共有メモリの上
位（または下位）Ｗビットに結ぶように働く。The second bidirectional buffer serves to connect a predetermined W bit of the host processor to the upper (or lower) W bit of the shared memory based on a switching signal.

前記外部出力端子は、前記第２の双方向バッファと相補
的に切換信号が供給され、前記切換回路は、例えば前記
ホストプロセッサがＷビット幅のプロセッサの場合に前
記切換信号を前記第２の双方向バッファへ供給し、前記
ホストプロセッサが２Ｗビット幅のプロセッサの場合に
前記切換信号を前記外部出力端子へ供給するように働く
。A switching signal is supplied to the external output terminal in a complementary manner to the second bidirectional buffer, and the switching circuit supplies the switching signal to the second bidirectional buffer, for example, when the host processor is a W-bit width processor. When the host processor is a 2W bit wide processor, the switching signal is supplied to the external output terminal.

よって、この第１の発明では、例えば前記ホストプロセ
ッサをＷピッ１−福のプロセッサで構成した場合、該ホ
ス１へプロセッサは、前記所定のＷビ・７１・により、
前記第１の双方向バッファを介して前記共有メモリの下
位くまたは上位）Ｗビットとの間で信号の授受等を行い
、かつ前記第２の双方向バッファを介して前記共有メモ
リの上位（または下位）Ｗビットとの間で信号の授受等
を行う。Therefore, in this first invention, for example, when the host processor is configured with a W-P1-F processor, the processor to the host 1 is configured to perform
Signals are exchanged with the lower or upper bits of the shared memory via the first bidirectional buffer, and the upper bits of the shared memory are transferred via the second bidirectional buffer. Signals are exchanged with the lower (lower) W bit.

第２の発明によれば、第１の発明において、前記ホス１
へプロセッサを２Ｗビット幅のプロセッサで構成し、か
つ前記第３の双方向バッファを設けなので、該ホストプ
ロセッサは、前記所定のＷビットにより、前記第１の双
方向バッファを介して前記共有メモリの下位（または上
位）Ｗビットとの間で信号の授受等を行い、また前記所
定のＷビット以外の残りのＷビットにより、前記第３の
双方向バッファを介して前記共有メモリの上位（または
下位）Ｗビットとの間で信号の授受等を行う。According to a second invention, in the first invention, the host 1
Since the host processor is configured with a processor with a 2W bit width and the third bidirectional buffer is provided, the host processor uses the predetermined W bits to read data from the shared memory via the first bidirectional buffer. Signals are exchanged with the lower (or upper) W bits, and the remaining W bits other than the predetermined W bits are used to transmit signals to and from the upper (or lower) W bits of the shared memory via the third bidirectional buffer. ) Transfers signals to and from the W bit.

従って、前記課題を解決できるのである。Therefore, the above problem can be solved.

（実施例） 第１図は、本発明の第１の実施例を示すマイクロプロセ
ッサシステムの概略の構成ブロック図である。(Embodiment) FIG. 1 is a schematic block diagram of a microprocessor system showing a first embodiment of the present invention.

このマイクロプロセッサシステムは、例えばマイクロプ
ロセッサ５０、ホストプロセッサ７ｏ、及び共有メモリ
８０を有しており、マイクロプロセッサ５０及び共有メ
モリ８ｏの組み合わせにより高速処理サブシステムを構
成している。This microprocessor system includes, for example, a microprocessor 50, a host processor 7o, and a shared memory 80, and the combination of the microprocessor 50 and shared memory 8o constitutes a high-speed processing subsystem.

マイクロプロセッサ５０は、例えば共有メモリ８０にア
クセスしてデータ処理を行う機能と共に、ホストプロセ
ッサ７０及び共有メモリ８０間の接続機能を有し、例え
ば３２ビツト幅（Ｗ＝　１６　＞のマイクロプロセッサ
本体５１を内蔵している。The microprocessor 50 has, for example, a function of accessing the shared memory 80 and processing data, and a function of connecting between the host processor 70 and the shared memory 80. Built-in.

このマイクロプロセッサ５０には、ホストプロセッサ側
の接続端子として、ホストプロセッサ７０からのデータ
線に対して例えば１６ビツト分接続可能なＨバス端子５
２、共有メモリ側の接続端子として、データ上位１６ビ
ツトＤＵ用データバス端子（以下、ＤＵババス子という
）５３、データ下位１６ビツトＤＬ用データバス端子（
以下、ＤＬババス子という）５４、Ａバス端子うヲ、上
位側書込み信号出力用端子（以下、ＷＥＵ端子という）
ヲ６、下位１則書込み信号出力用端子（以下、ＷＥＬ端
子という）５７、書込み信号出力用のＲＥ端子″５８、
さらに本実施例の特徴に係わる端子である、選択信号Ｓ
ＥＬ入力用の外部入力端子５つ、及び切換信号ＣＨ出力
用の外部出力端子６０などがそれぞれ設けられている。The microprocessor 50 has an H bus terminal 5, which can be connected to a data line from the host processor 70, for example, for 16 bits, as a connection terminal on the host processor side.
2. As connection terminals on the shared memory side, there are a data bus terminal (hereinafter referred to as DU bus terminal) 53 for upper 16 bits of data DU and a data bus terminal (DL) for lower 16 bits of data (
(hereinafter referred to as DL Babasu) 54, A bus terminal (hereinafter referred to as WEU terminal), upper side write signal output terminal (hereinafter referred to as WEU terminal)
6. Lower one rule write signal output terminal (hereinafter referred to as WEL terminal) 57, write signal output RE terminal ``58,
Furthermore, the selection signal S, which is a terminal related to the characteristics of this embodiment,
Five external input terminals for EL input, an external output terminal 60 for outputting a switching signal CH, and the like are provided.

また、マイクロプロセッサ５０の内部においては、例え
ばＨバス端子５２及びＤＬババス子５４間、Ｈバス端子
５２及びＤＵババス子５３間、及びＨバス端子５２及び
Ａバス端子５５間がそれぞれ１６ビツトのデータ線等で
接続され、各線上には、ホストプロセッサ側用の第１の
双方向バッファ６１、第２の双方向バッファ６２及びア
ドレスレジスタ６３がそれぞれ設けられている。マイク
ロプロセッサ本体５１には、データ上位１６ビツトＤＵ
用のデータ線がＤＵババス子５３との間に、データ下位
１６ビツトＤＬ用のデータ線がＤＬバス端子５４との間
に、１６ビツトのアドレス線がＡバス端子５５との間に
それぞれ接続され、各線上には、マイクロプロセッサ側
用の双方向バッファ６４、双方向バッファ６５及びアド
レスレジスタ６６がそれぞれ設けられている。Further, inside the microprocessor 50, for example, 16-bit data is stored between the H bus terminal 52 and the DL bus terminal 54, between the H bus terminal 52 and the DU bus terminal 53, and between the H bus terminal 52 and the A bus terminal 55. A first bidirectional buffer 61, a second bidirectional buffer 62, and an address register 63 for the host processor side are provided on each line. The microprocessor body 51 contains the upper 16 bits of data DU.
A data line for the lower 16 bits of data DL is connected between the DL bus terminal 54, and a 16-bit address line is connected between the A bus terminal 55. , a bidirectional buffer 64, a bidirectional buffer 65, and an address register 66 for the microprocessor are provided on each line.

ここで、アドレスレジスタ６３及び６６は、例えばそれ
ぞれホストプロセッサ測及びマイクロプロセッサ側のア
ドレス信号の一時記憶機能等を有し、フリップフロップ
等を用いて構成されている。Here, the address registers 63 and 66 each have a function of temporarily storing an address signal on the host processor side and a microprocessor side, for example, and are constructed using flip-flops or the like.

また、双方向バッファ６１，６２，６４．６５は、例え
ば信号を選択的に通過させる機能などを有し、−例とし
てトライステートバッファ回路等を用いて構成されてい
る。なお、双方向バッファ６２については、切換信号Ｃ
Ｈが供給されている時にのみ機能するように構成されて
いる。Further, the bidirectional buffers 61, 62, 64, and 65 have, for example, a function of selectively passing a signal, and are configured using, for example, a tri-state buffer circuit. Note that for the bidirectional buffer 62, the switching signal C
It is configured to function only when H is supplied.

さらに、このマイクロプロセッサ５０には、ＷＥＵ端子
５６、ＷＥＬ端子５７、及びＲＥ端子５８にそれぞれ上
位側書込み信号ＷＥＵ、下位側書込み信号ＷＥＬ、及び
読出し信号ＲＥを供給する信号発生回路６７と、切換回
路６８とが内蔵されている。Furthermore, this microprocessor 50 includes a signal generation circuit 67 that supplies an upper write signal WEU, a lower write signal WEL, and a read signal RE to the WEU terminal 56, WEL terminal 57, and RE terminal 58, respectively, and a switching circuit. 68 is built-in.

ここで、切換回路６８は、Ｈバス端子５２に接続される
ホストプロセッサのビット幅に応じて設定される選択信
号ＳＥＬに基づき、切換ｆｓ号ＣＨ（例えばエネーブル
信号）を双方向バッファ６２または外部出力端子６０の
いずれか一方へ出力する回路であり、例えばグー１〜回
路等で構成され、信号線を介して外部入力端子５９、外
部出力端子６０及び双方向バッファ６２にそれぞれ接続
されている。本実施例においてこの切換回路６８は、例
えば選択信号ＳＥＬがローレベル（Ｌｏｗ）に固定され
た場合に切換信号ＣＨを第２の双方向バッファ６２のみ
に出力し、選択信号ＳＥＬがハイレベルに固定された場
合に切換信号ＣＨを外部出力端子６０のみに出力するよ
うに設定されている。Here, the switching circuit 68 outputs the switching fs number CH (for example, an enable signal) to the bidirectional buffer 62 or external output based on the selection signal SEL set according to the bit width of the host processor connected to the H bus terminal 52. This is a circuit that outputs to either one of the terminals 60, and is composed of, for example, circuits 1 to 1, and is connected to an external input terminal 59, an external output terminal 60, and a bidirectional buffer 62, respectively, via signal lines. In this embodiment, the switching circuit 68 outputs the switching signal CH only to the second bidirectional buffer 62 when the selection signal SEL is fixed at a low level (Low), and the selection signal SEL is fixed at a high level. The switching signal CH is set to be output only to the external output terminal 60 when the external output terminal 60 is activated.

、ホストプロセッサ７０は、マイクロプロセッサ５０の
外部に設けられ、例えばマイクロプロセッサ５０を弁上
て共有メモリ８０との間でデータ授受等を行う機能を有
し、例えば１６ビツト幅のプロセッサで構成されている
。このホストプロセッサ７０は、外部バスを介してマイ
クロプロセッサ５０に接続されており、例えば１６ビツ
トのデータ線がＨバス端子５２に接続されている。The host processor 70 is provided externally to the microprocessor 50, has the function of transmitting and receiving data to and from the shared memory 80, for example, by controlling the microprocessor 50, and is composed of, for example, a 16-bit wide processor. There is. This host processor 70 is connected to the microprocessor 50 via an external bus, and a 16-bit data line is connected to the H bus terminal 52, for example.

共有メモリ８０は、マイクロプロセッサ７０及び共有メ
モリ８０の外部に設けられ、マイクロプロセッサ７０及
び共有メモリ８０により排他的にアクセスされるもので
あり、例えば最大容量が６４ｋｗｘ３２ビットのスタテ
ィックＲＡＭで構成されている。この共有メモリ８０は
、例えばデータ上位１６ビツトＤＵ用のデータ線を介し
てＤＵババス子５３に、データ下位１６ビツトＤＬ用の
データ線を介してＤＬババス子５４に、１６ビツトのア
ドレス線を介してＡバス端子５５に、上位側書込み信号
ＷＥＵ用の信号線を介してＷＥＵ端子５６に、下位側書
込み信号ＷＥＬ用の信号線を介してＷＥＬ端子５７に、
読出し信号ＲＥ用の信号線を介してＲＥ端子５８にそれ
ぞれ接続されている。The shared memory 80 is provided outside the microprocessor 70 and the shared memory 80, is accessed exclusively by the microprocessor 70 and the shared memory 80, and is composed of, for example, a static RAM with a maximum capacity of 64 kW x 32 bits. . This shared memory 80 is connected to the DU bus terminal 53 via a data line for the upper 16 bits of data DU, to the DL bus terminal 54 via a data line for the lower 16 bits of data DL, and via a 16-bit address line. to the A bus terminal 55, to the WEU terminal 56 via the signal line for the upper write signal WEU, to the WEL terminal 57 via the signal line for the lower write signal WEL,
They are each connected to an RE terminal 58 via a signal line for read signal RE.

次に、動作を説明する。Next, the operation will be explained.

切換回路６８に入力されている選択信号ＳＥＬがローレ
ベルとなると、双方向バッファ６８が機能（エネーブル
）する。最初にマイクロプロセッサ本体５１が休止して
いる時、ホストプロセッサ７０は、例えばデータとプロ
グラム（またはコマンド列）を共有メモリ８０に転送（
データ転送）する。このホストプロセッサ７０によるデ
ータ転送は、例えば以下のようにして行われる。When the selection signal SEL input to the switching circuit 68 becomes low level, the bidirectional buffer 68 functions (enables). When the microprocessor main body 51 is initially at rest, the host processor 70 transfers, for example, data and programs (or command sequences) to the shared memory 80 (
data transfer). This data transfer by the host processor 70 is performed, for example, as follows.

ホストプロセッサ７０は、転送先のアドレスを示すアド
レス信号をアドレスレジスタ６３を介して共有メモリ８
０側に出力すると共に、先ず、データ上位１６ビツトの
書込みデータ信号を出力す。The host processor 70 sends an address signal indicating the transfer destination address to the shared memory 8 via the address register 63.
At the same time as outputting to the 0 side, first, a write data signal of the upper 16 bits of data is outputted.

る。この書込みデータ信号は、１６ビツトのデータ線を
介しＨバス端子５２を通ってマイクロプロセッサ５０に
入り、双方向バッファ６１及び６２を経由してそれぞれ
ＤＬババス子５４及びＤＵババス子５３を介して共有メ
モリ８０側に出力される。この時、信号発生回路６７に
よって上位側書込み信号ＷＥＵが発生し、その上位側書
込み信号ＷＥＵがＷＥＵ端子５６を介して共有メモリ８
０に出力されて、共有メモリ８０では、ＤＵ端子５３か
らのデータ上位１６ビツトの書込みデータ信号がアドレ
ス信号で指定されたアドレスの上位１６ビ７１・に書込
まれる。Ru. This write data signal enters the microprocessor 50 through the H bus terminal 52 via a 16-bit data line, passes through bidirectional buffers 61 and 62, and is shared via the DL bus terminal 54 and the DU bus terminal 53, respectively. It is output to the memory 80 side. At this time, the upper side write signal WEU is generated by the signal generation circuit 67, and the upper side write signal WEU is sent to the shared memory 8 via the WEU terminal 56.
0, and in the shared memory 80, the write data signal of the upper 16 bits of data from the DU terminal 53 is written to the upper 16 bits 71 of the address specified by the address signal.

次に、ホストプロセッサ７０は、データ下位１６ビツト
の書込みデータ信号を出力する。この書込みデータ信号
は、１６ビツトのデータ線を介しＨバス端子５２を通っ
てマイクロプロセッサ５０に入り、双方向バッファ６１
及び６２を経由してそれぞれＤＬ端子５４及びＤＵババ
ス子５３を介して共有メモリ８０側に出力される。この
時、信号発生回路６７によって下位側書込み信号ＷＥＬ
が発生し、その下位側書込み信号ＷＥＬがＷＥＬ端子５
７を介して共有メモリ８０に出力されて、共有メモリ８
０では、ＤＬ端子５４からのデータ下位１６ビツトの書
込みデータ信号がアドレス信号で指定されたアドレスの
下位１６ビツトに書込まれる。Next, the host processor 70 outputs a write data signal for the lower 16 bits of data. This write data signal enters the microprocessor 50 through the H bus terminal 52 via a 16-bit data line, and enters the bidirectional buffer 61.
and 62, and are output to the shared memory 80 side via the DL terminal 54 and the DU Babasu child 53, respectively. At this time, the signal generation circuit 67 generates the lower side write signal WEL.
is generated, and the lower side write signal WEL is sent to WEL terminal 5.
7 to the shared memory 80, and the shared memory 8
0, the write data signal of the lower 16 bits of data from the DL terminal 54 is written to the lower 16 bits of the address specified by the address signal.

以上のようにして、ホストプロセッサ７０からのデータ
及びプログラムなどが共有メモリ８０に転送された後、
例えばマイクロプロセッサ本体５１が動作を開始する。After the data, programs, etc. from the host processor 70 are transferred to the shared memory 80 as described above,
For example, the microprocessor main body 51 starts operating.

マイクロプロセッサ本体５１は、アドレスレジスタ６６
及びＡバス端子ラヲを介してアドレス信号によるアドレ
スの指定を行い、双方向バッファ６４及びＤＵ端子３３
を介してデータ上位１６ビツトのデータ信号の授受を、
また双方向バッファ６５及びＤＬ端子５４を介してデー
タ下位１６ビツトのデータ信号の授受をそれぞれ行い、
ホストプロセッサ７０から共有メモリ８０に転送された
プログラム及びデータ等に基づきデータ処理を行って、
その処理結果を共有メモリ８０に格納する。The microprocessor main body 51 has an address register 66
The address is specified by an address signal via the A bus terminal Raw and the bidirectional buffer 64 and the DU terminal 33.
The data signal of the upper 16 bits of data is sent and received via
Also, data signals of the lower 16 bits of data are exchanged via the bidirectional buffer 65 and the DL terminal 54, respectively.
Performs data processing based on the program, data, etc. transferred from the host processor 70 to the shared memory 80,
The processing results are stored in the shared memory 80.

マイクロプロセッサ本体５１がデータ処理を終了し、処
理結果を共有メモリ８０に格納すると、ホス１−プロセ
ッサ７０は、例えば以下のようにしてその処理結果の読
出しを行う。When the microprocessor body 51 finishes data processing and stores the processing results in the shared memory 80, the host 1-processor 70 reads the processing results, for example, as follows.

ホストプロセッサ７０は、読出す先のアドレスを示すア
ドレス信号をアドレスバッファ６３を介して共有メモリ
８０側に出力すると共に、信号発生回ｎ６７によって読
出し信号ＲＥを発生する。The host processor 70 outputs an address signal indicating the address to be read to the shared memory 80 side via the address buffer 63, and also generates a read signal RE by the signal generation circuit n67.

この読出し信号ＲＥはＲＥ端子５８を介して共有メモリ
８０に出力される。これにより、共有メモリ８０のデー
タ上位１６ビツｉ−の読出しデータ信号がＤＵババス子
５３を介して双方向バッファ６２側に出力され、データ
下位１６ビツトの読出しデータ信号がＤＬババス子５４
を介して双方向バッファ６１制に出力される。この時、
例えば双方向バッファ６２はＨバス端子５２側へ１工号
を通過させ、双方向バッファ６１は信号を通過させない
ようにそれぞれ制御されて、共有メモリ８０からのデー
タ上位１６ビツトの読出しデータ信号のみがＨバス端子
５２を通り、１６ビツトのデータ線を介してホストプロ
セッサ７０によって取り込まれる。This read signal RE is output to the shared memory 80 via the RE terminal 58. As a result, the read data signal of the upper 16 data bits i- of the shared memory 80 is output to the bidirectional buffer 62 side via the DU bus terminal 53, and the read data signal of the lower 16 data bits is output to the DL bus terminal 54.
The signal is output to the bidirectional buffer 61 system via the . At this time,
For example, the bidirectional buffer 62 is controlled to pass one code to the H bus terminal 52 side, and the bidirectional buffer 61 is controlled so as not to pass a signal, so that only the read data signal of the upper 16 bits of data from the shared memory 80 is transmitted. It passes through the H bus terminal 52 and is taken in by the host processor 70 via a 16-bit data line.

ホストプロセッサ７０が共有メモリ８０のデータ上位１
６ビツトの読出しデータ信号を取り込んだ後、双方向バ
ッファ６１がＨバス端子５２側に信号を通過させ、双方
向バッファ６１が信号を通過させないように制御されて
、共有メモリ８０からのデータ下位１６ビツトの読出し
データ信号のみがＨバス端子５２を通り、１６ビツトの
データ線を介してホストプロセッサ７０によって取り込
まれる。このようにして、ホストプロセッサ７０は、マ
イクロプロセッサ５０を経由して共有メモリ８０内の処
理結果を読出す。The host processor 70 stores the top 1 data in the shared memory 80.
After taking in the 6-bit read data signal, the bidirectional buffer 61 passes the signal to the H bus terminal 52 side, and the bidirectional buffer 61 is controlled so as not to pass the signal, and the lower 16 data from the shared memory 80 are transferred. Only the bit read data signal passes through the H bus terminal 52 and is taken in by the host processor 70 via the 16-bit data line. In this way, the host processor 70 reads the processing results in the shared memory 80 via the microprocessor 50.

この第１の実施例では、次のような利点を有している。This first embodiment has the following advantages.

本実施例では、マイクロプロセッサ５０に、外部出力端
子６０、第１、第２の双方向バッファ６１．６２及び切
換回路６８を設け、選択信号ＳＥＬの設定によって切換
回路６８が切換信号ＣＨを双方向バッファ６２へ出力し
て双方向バッファ６２を機能させるようにし、またマイ
クロプロセッサ５０のＨバス端子５２に、ホストプロセ
ッサ７０からのデータ線として１６ビツト分が接続され
るようにした。このような本実施例のマイクロプロセッ
サシステムでは、ホストプロセッサ７０を１６ビツト幅
のプロセッサで構成した場合、そのホストプロセッサ７
０で、３２ビツト幅の共有メモリ８０に対して１６ビツ
ト単位でアクセスできる。In this embodiment, the microprocessor 50 is provided with an external output terminal 60, first and second bidirectional buffers 61 and 62, and a switching circuit 68, and the switching circuit 68 converts the switching signal CH into two directions according to the setting of the selection signal SEL. The data is output to the buffer 62 to make the bidirectional buffer 62 function, and 16 bits are connected to the H bus terminal 52 of the microprocessor 50 as a data line from the host processor 70. In the microprocessor system of this embodiment, when the host processor 70 is configured with a 16-bit wide processor, the host processor 7
0, the 32-bit wide shared memory 80 can be accessed in 16-bit units.

従って、本実施例のマイクロプロセッサシステムでは、
マイクロプロセッサ５０の端子数を従来に比べて削減で
きて端子の利用効率を向上させることができ、マイクロ
プロセッサ５０の小形化を図れ、端子の密接度に起因す
る外部配線パターンの密接化・複雑化及びレイアウトの
困難化等を解決でき、システム全体の信頼性を向上させ
ることができる。Therefore, in the microprocessor system of this embodiment,
The number of terminals on the microprocessor 50 can be reduced compared to the conventional one, improving the efficiency of terminal usage, making the microprocessor 50 more compact, and making the external wiring pattern closer and more complex due to the closeness of the terminals. This also makes it possible to solve problems such as difficulty in layout and improve the reliability of the entire system.

第３図は、本発明の第２の実施例を示すマイクロプロセ
ッサシステムの概略の構成ブロック図である。図中、第
１図と共通の要素には共通の符号が付されている。FIG. 3 is a schematic block diagram of a microprocessor system showing a second embodiment of the present invention. In the figure, common elements with those in FIG. 1 are given the same reference numerals.

このマイクロプロセッサシステムは、第１図のマイクロ
プロセッサシステムと同様にマイクロプロセッサ５０及
び共有メモリ８０を有している。This microprocessor system includes a microprocessor 50 and a shared memory 80, similar to the microprocessor system of FIG.

ここで、共有メモリ８０は、データ上位１６ビツトＤＵ
用のデータ線を介してＤＵババス子５３に、データ下位
１６ビツトＤＬ用のデータ線を介してＤＬババス子５４
に、１６ビツトのアドレス線を介してＡバス端子５５に
、書込み信号線を介してＷＥＬ端子ラフに、読出し信号
線を介してＲＥ端子５８にそれぞれ接続されている。ま
た、マイクロプロセラサラ０の外部には、ホストプロセ
ッサ９０及び第３の双方向バッファ１００が設けられて
いる。Here, the shared memory 80 stores the upper 16 bits of data DU
The data line for the lower 16 bits of data is connected to the DU bus child 53 via the data line for the DL, and the DL bus child 54 is connected to the DL bus child 54 through the data line for the lower 16 bits of data DL.
In addition, it is connected to the A bus terminal 55 via a 16-bit address line, to the WEL terminal rough via a write signal line, and to the RE terminal 58 via a read signal line. Furthermore, a host processor 90 and a third bidirectional buffer 100 are provided outside the microprocessor processor 0.

ホストプロセッサ９０は、第１図のマイクロプロセッサ
８０とほぼ同様の機能を有するが、例えば３２ビツト幅
のプロセッサで構成されており、そのデータ下位１６ビ
ツトＤＬが１６ビツＩ−のデータ線を介してマイクロプ
ロセッサ５０のＨバス端子５２に接続されている。The host processor 90 has almost the same functions as the microprocessor 80 in FIG. It is connected to the H bus terminal 52 of the microprocessor 50.

第３の双方向バッファ１００は、切換信号ＣＨの供給に
より動作して例えば信号を選択的に通過させるなどの機
能を有し、外部出力端子６０に信号線を介して接続され
ると共に、ホストプロセッサ９０のデータ上位１６ビツ
トＤＵと共有メモリ８０のデータ上位１６ビツトＤＵ側
のデータ線にそれぞれ１６ビツトのデータ線を介して接
続されている。The third bidirectional buffer 100 is operated by the supply of the switching signal CH, and has a function of selectively passing a signal, for example, and is connected to the external output terminal 60 via a signal line, and is connected to the host processor. The upper 16 bits of data DU of 90 and the data line of the upper 16 bits of data DU of shared memory 80 are connected to each other via 16 bit data lines.

なお、第３図のマイクロプロセッサシステムにおいて、
マイクロプロセッサ５０は、切換回路６８に供給される
選択信号ＳＥＬがハイレベル（Ｈｉｇｈ）に固定されて
いる。また、ＷＥＬ端子５７を共有メモリ８０の書込み
信号線に接続しており、ＷＥＵ端子５６は、不要となり
共有メモリ８０へは接続されていない。In addition, in the microprocessor system shown in Fig. 3,
In the microprocessor 50, the selection signal SEL supplied to the switching circuit 68 is fixed at a high level (High). Further, the WEL terminal 57 is connected to the write signal line of the shared memory 80, and the WEU terminal 56 is unnecessary and is not connected to the shared memory 80.

次に、動作を説明する。Next, the operation will be explained.

切換回路６８へ入力される選択信号ＳＥＬがハイレベル
なので、切換回路６８は切換信号ＣＨを外部出力端子６
０を介して双方向バッファ１００に供給し、双方向バッ
ファ１００が機能（エネーブル）し、双方向バッファ６
２は機能停止（ディスエネーブル）した状態となってい
る。Since the selection signal SEL input to the switching circuit 68 is at a high level, the switching circuit 68 outputs the switching signal CH to the external output terminal 6.
0 to the bidirectional buffer 100, the bidirectional buffer 100 functions (enables), and the bidirectional buffer 6
2 is in a disabled state.

最初にマイクロプロセッサ本体５１が休止している時、
ホストプロセッサ９０は、例えばデータとプログラム（
またはコマンド列）を共有メモリ８０に転送（データ転
送）する。このホストプロセッサ９０によるデータ転送
は、例えば以下のようにして行われる。When the microprocessor main body 51 is at rest for the first time,
The host processor 90, for example, stores data and programs (
or a command string) to the shared memory 80 (data transfer). This data transfer by the host processor 90 is performed, for example, as follows.

ホストプロセッサ９０により、転送先のアドレスを示す
アドレス信号がアドレスバッファ６３を介して共有メモ
リ８０側に出力されると共に、データ下位１６ビツトの
書込みデータ信号がＨバス端子５２を介してマイクロプ
ロセッサ５０に入り、双方向バッファ６１を通って、Ｄ
Ｌババス子５４を介して共有メモリ８０のデータ下位１
６ビツトＤＬに出力される。これと共に、ホストプロセ
ッサ９０からのデータ上位１６ビツＩ−の書込みデータ
信号が、マイクロプロセッサ５０を通らずに、双方向バ
ッファ１００を経由して、共有メモリ８０のデータ上位
１６ビツトＤＵに出力される。この後、信号発生回路６
７が書込み信号ＷＥＬを発生し、その書込み信号ＷＥＬ
がＷＥＬ端子５７を介して共有メモリ８０に入力される
と、ホストプロセッサ７０からの書込みデータ信号がそ
れぞれ共有メモリ８０に取り込まれる。The host processor 90 outputs an address signal indicating the transfer destination address to the shared memory 80 side via the address buffer 63, and a write data signal of the lower 16 bits of data is output to the microprocessor 50 via the H bus terminal 52. and passes through the bidirectional buffer 61 to D.
The lower 1 data of the shared memory 80 via the L Baba child 54
Output to 6-bit DL. At the same time, the write data signal of the upper 16 bits of data I- from the host processor 90 is output to the upper 16 bits of data DU of the shared memory 80 via the bidirectional buffer 100 without passing through the microprocessor 50. . After this, the signal generation circuit 6
7 generates a write signal WEL, and the write signal WEL
When input to the shared memory 80 via the WEL terminal 57, each write data signal from the host processor 70 is taken into the shared memory 80.

ホストプロセッサ９０から共有メモリ８０へのデータ転
送が終了すると、マイクロプロセッサ本体５−Ｌによる
データ処理が第１の実施例の場合と同様にして行われ、
その処理結果が共有メモリ８０に格納される。When the data transfer from the host processor 90 to the shared memory 80 is completed, data processing by the microprocessor main body 5-L is performed in the same manner as in the first embodiment,
The processing results are stored in the shared memory 80.

マイクロプロセッサ本体５１がデータ処理を終えると、
ホストプロセッサ９０は共有メモリ８０内の処理結果の
読出しを例えば次のようにして行う。When the microprocessor body 51 finishes processing the data,
The host processor 90 reads the processing results in the shared memory 80, for example, as follows.

ホストプロセッサ９０は、先ず読出し先を示すアドレス
信号をアドレスバッファ６３を介して共有メモリ８０側
へ出力し、信号発生回路６７により読出し信号ＲＥをＲ
Ｅ端子５８を介して共有メモリ８０側に出力する。する
と、アドレス信号に応じて、データ下位１６ビツトの読
出しデータ信号がマイクロプロセッサ５０の双方向バッ
ファ６１を経由してＨバス端子う２を介してホストプロ
セッサ９０側に入力され、またデータ上位１６ビツトの
読出しデータ信号が双方向バッファ１００を経由してホ
ストプロセッサ９０側に入力されて、ホストプロセッサ
９０がこれらの読出し信号を取り込み、共有メモリ８０
からの処理結果の読出しが行われる。The host processor 90 first outputs an address signal indicating the read destination to the shared memory 80 side via the address buffer 63, and the signal generating circuit 67 outputs the read signal RE to the shared memory 80 side.
It is output to the shared memory 80 side via the E terminal 58. Then, in response to the address signal, the read data signal of the lower 16 bits of data is inputted to the host processor 90 side via the bidirectional buffer 61 of the microprocessor 50 via the H bus terminal 2, and the read data signal of the upper 16 bits of data is inputted to the host processor 90 side via the H bus terminal 2. read data signals are input to the host processor 90 side via the bidirectional buffer 100, and the host processor 90 takes in these read signals and stores them in the shared memory 80.
The processing results are read from the .

この第２の実施例では、次のような利点を有している。This second embodiment has the following advantages.

本実施例て′は、マイクロプロセラサラ０に外部出力端
子６０、双方向バッファ６１．６２及び切換回路６８を
設け、かつその外部出力端子６０に双方向バッファ１０
０を接続した。そのため、ホストプロセッサ９０を３２
ピツ）へのプロセッサで構成した場合に、マイクロプロ
セッサ５０の構成を変更することなく、例えばＨバス端
子５２がデータ線について１６ビツトだけ許容する構成
のままで、システムを構成でき、ホストプロセッサ９０
は３２ビット単位で共有メモリ８０にアクセスできる。In this embodiment, the microprocessor processor 0 is provided with an external output terminal 60, bidirectional buffers 61 and 62, and a switching circuit 68, and the external output terminal 60 is provided with a bidirectional buffer 10.
0 was connected. Therefore, the host processor 90 is
When configured with a processor for the host processor 90, the system can be configured without changing the configuration of the microprocessor 50, for example, with the H bus terminal 52 allowing only 16 bits for the data line.
can access the shared memory 80 in units of 32 bits.

さらには、双方向バッファ１００はマイクロプロッサ５
０の外部に設けられ、切換信号ＣＨのみが与えられて動
作する構成にしたので、第１の実施例と同様にマイクロ
プロセッサ５０の小形化を図れ、配線パターンの密接度
・複雑度を低減でき、また配線の引き回しなどに起因す
る配線レイアウトの困難化を除去できて、システム全体
の信頼性を向上させることができる。Furthermore, the bidirectional buffer 100 is a microprocessor 5.
Since the microprocessor 50 is provided externally to the microprocessor 0 and is operated by receiving only the switching signal CH, the microprocessor 50 can be made smaller as in the first embodiment, and the density and complexity of the wiring pattern can be reduced. Furthermore, it is possible to eliminate difficulties in wiring layout due to wiring routing, etc., and improve the reliability of the entire system.

本実施例からも分かるように、マイクロプロセッサ５０
を用いたマイクロプロセッサシステムでは、端子の利用
効率を向上さぜつつ、ホストプロセッサの互換性が得ら
れ、かつシステムの高信頼性を達成できる。As can be seen from this embodiment, the microprocessor 50
A microprocessor system using this system improves the efficiency of terminal usage, provides compatibility with the host processor, and achieves high system reliability.

なお、本発明は、図示の実施例に限定されず、種々の変
形が可能である。その変形例としては、例えば次のよう
なものが挙げられる。Note that the present invention is not limited to the illustrated embodiment, and various modifications are possible. Examples of such modifications include the following.

（Ｉ＞第１及び第２の実施例のマイクロプロセッサシス
テムは、その構成等の種々の変形が可能である。(I> The microprocessor systems of the first and second embodiments can be modified in various ways, including their configurations.

例えば、マイクロプロセッサ５０は、他の回路構成を付
加したりしてもよいし、ホストプロセッサ７０．９０は
バスドライバ等として機能をするように設定してもよい
し、共有メモリ８０は、例えばダイナミックＲＡＭなど
で構成するようにしてもよい。For example, the microprocessor 50 may have other circuit configurations added to it, the host processor 70.90 may be set to function as a bus driver, etc., and the shared memory 80 may have, for example, a dynamic It may also be configured with RAM or the like.

また、上記実施例では、３２ビツトのシステムについて
説明したが、本発明のマイクロプロセッサシステムは、
任意ビット（長）幅Ｗ（Ｗは正の整数）のシステムに対
して適用が可能である。Further, in the above embodiment, a 32-bit system was explained, but the microprocessor system of the present invention
It is applicable to systems with arbitrary bit (long) width W (W is a positive integer).

（ＩＩ）上記実施例のマイクロプロセッサシステムて゛
は、それぞれ１つずつのマイクロプロセッサ５０、ホス
トプロセッサ７０（または９０）、共有メモリ８０から
構成される場合を例示したが、例えば共有メモリ４０が
マイクロプロセッサ５０以外のマイクロプロセッサから
アクセスされたり、あるいはホストプロセッサ７０（ま
たは９０）が複数のサブシステムに対してアクセスした
りするなどの、複合的なシステム構成であってもよい。(II) The microprocessor system of the above embodiment is exemplified as being composed of one microprocessor 50, one host processor 70 (or 90), and one shared memory 80. The host processor 70 (or 90) may have a complex system configuration, such as access from other microprocessors or host processor 70 (or 90) accessing multiple subsystems.

（ＩＩＩ）上記実施例では、典型的な動作を例示したが
、マイクロプロセッサシステムの構成の変更等に伴って
、動作例の変更も適宜可能である。(III) In the above embodiment, a typical operation was illustrated, but the operation example can be changed as appropriate as the configuration of the microprocessor system is changed.

（発明の効果） 以上詳細に説明したように、本発明によれば、前記マイ
クロプロセッサに第１の双方向バッファ、第２の双方向
バッファ、外部出力端子及び切換回路を設け、その外部
出力端子に第３の双方向バッファを接続するだけで、前
記ホストプロセッサが前記２Ｗビット幅及びＷビット幅
のいずれのプロセッサで構成された場合に対しても結合
が可能となり、前記ホストプロセッサの互換性が得られ
る。(Effects of the Invention) As described in detail above, according to the present invention, the microprocessor is provided with a first bidirectional buffer, a second bidirectional buffer, an external output terminal, and a switching circuit, and the external output terminal By simply connecting a third bidirectional buffer to the host processor, it is possible to connect the host processor to either the 2W bit width processor or the W bit width processor, thereby increasing the compatibility of the host processor. can get.

さらには、前記マイクロプロセッサが端子数の少ないよ
りコンパクトなものとなり、配線等に起因してシステム
全体の信頼性の向上が可能となる。Furthermore, the microprocessor becomes more compact with fewer terminals, and the reliability of the entire system can be improved due to wiring and the like.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の第１の実施例を示すマイクロプロセッ
サシステムの概略の構成ブロック図、第２図は従来のマ
イクロプロセッサシステムの一構成例を示す概略の構成
ブロック図、第３図は本発明の第２の実施例を示すマイ
クロプロセッサシステムの概略の構成図である。 ５０・・・マイクロプロセッサ、５１・・・マイクロプ
ロセッサ本体、６０・・・外部出力端子、６１・・・第
１の双方向バッファ、６２・・・第２の双方向バッファ
、６８・・・切換回路、７０．９０・・・ホストプロセ
ッサ、８０・・・共有メモリ、１００・・・第３の双方
向バッファ、ＣＨ・・・切換信号。FIG. 1 is a schematic block diagram of a microprocessor system according to a first embodiment of the present invention, FIG. 2 is a schematic block diagram of a conventional microprocessor system, and FIG. 3 is a block diagram of a conventional microprocessor system. FIG. 2 is a schematic configuration diagram of a microprocessor system showing a second embodiment of the invention. 50...Microprocessor, 51...Microprocessor main body, 60...External output terminal, 61...First bidirectional buffer, 62...Second bidirectional buffer, 68...Switching Circuit, 70.90...Host processor, 80...Shared memory, 100...Third bidirectional buffer, CH...Switching signal.

Claims (1)

【特許請求の範囲】 １、２Ｗビット幅（Ｗは正の整数）を有するマイクロプ
ロセッサ本体を内蔵したマイクロプロセッサと、所定の
Ｗビットを含むビット幅を有するホストプロセッサと、
前記２Ｗビット幅を有し、前記マイクロプロセッサ本体
及びホストプロセッサにより排他的にアクセスされる共
有メモリとを、備えたマイクロプロセッサシステムにお
いて、前記ホストプロセッサの所定のＷビットを前記共
有メモリの下位または上位Ｗビットに結ぶ第１の双方向
バッファと、 切換信号に基づき前記ホストプロセッサの所定のＷビッ
トを前記共有メモリの上位または下位Ｗビットに結ぶ第
２の双方向バッファと、 前記第２の双方向バッファと相補的に切換信号が供給さ
れる外部出力端子と、 前記ホストプロセッサのビット幅に応じて前記切換信号
を前記第２の双方向バッファまたは外部出力端子のいず
れか一方へ出力する切換回路とを、前記マイクロプロセ
ッサに設けたことを特徴とするマイクロプロセッサシス
テム。 ２、請求項１記載のマイクロプロセッサシステムにおい
て、 前記ホストプロセッサは、前記２Ｗビット幅を有するプ
ロセッサで構成し、 かつ、前記外部出力端子を介して入力される切換信号に
基づき、前記ホストプロセッサの所定のＷビット以外の
Ｗビットを前記共有メモリの上位または下位Ｗビットに
結ぶ第３の双方向バッファを、 前記マイクロプロセッサの外部に設けたマイクロプロセ
ッサシステム。[Scope of Claims] A microprocessor with a built-in microprocessor main body having a bit width of 1 or 2 W (W is a positive integer), a host processor having a bit width including a predetermined W bit,
In a microprocessor system comprising a shared memory having a 2W bit width and accessed exclusively by the microprocessor main body and a host processor, a predetermined W bit of the host processor is set to a lower or upper part of the shared memory. a first bidirectional buffer that connects to the W bit; a second bidirectional buffer that connects a predetermined W bit of the host processor to the upper or lower W bit of the shared memory based on a switching signal; an external output terminal to which a switching signal is supplied complementary to the buffer; and a switching circuit that outputs the switching signal to either the second bidirectional buffer or the external output terminal depending on the bit width of the host processor. A microprocessor system, characterized in that the microprocessor is provided with: 2. The microprocessor system according to claim 1, wherein the host processor is configured with a processor having the 2W bit width, and the predetermined switching signal of the host processor is determined based on a switching signal input via the external output terminal. A microprocessor system comprising: a third bidirectional buffer that connects W bits other than the W bits of the shared memory to upper or lower W bits of the shared memory, provided outside the microprocessor.