JPS60121725A - Annealing method for ion-implanted compound semiconductor device - Google Patents

Abstract

PURPOSE:To obtain elements with less variation in electric characteristics by suffcient exhibition of the effect of proximity cap by a method wherein counter ions are implanted to the back surface of a compound semiconductor substrate bent convexly in the element-forming plane by the ion implantation for element formation, and the warp is corrected by the stress generating by the former ion implantation; then, two pieces of thus processed substrates are treated by annealing by contacting the respective element-forming planes. CONSTITUTION:Impurity ions I1 to give desired conductivity type are implanted to the element-forming plane of the compound semiconductor substrate 4, but the substrate 4 bends convexly toward the element-forming plane by the ion implantation. Therefore, the substrate 4 is flattened by correcting the warp by the implantation of counter ions I2 to the back surface thereof. Thereafter, the substrate 4 thus processed and a substrate 5 processed in the same manner are superposed on each other while the element-forming planes are contacted, which is then mounted on a graphite boat 1 and annealed. Thus ununiform thermal deformation in the substrate surface is inhibited, and the excellent effect of annealing is obtained.

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は化合物半導体基板へのイオン注入プロセスに
おけるアニーリング方法、特にプロキシミテイ・キャラ
グアニーリング法の改良に関するものである。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an annealing method in an ion implantation process for a compound semiconductor substrate, and particularly to an improvement in a proximity-caragu annealing method.

〔従来技術」 超高速動作素子の材料として、ヒ化ガリウム（ＧａＡｓ
）結晶をはじめとする化合物半導体基板が注目を集めて
いる。ところがＧａＡｅを構成するＡ８は蒸気圧が高く
、従って、不純物のドーピングは低温で行うことが必要
である。この意味でイオン注入技術は、高温下での拡散
法と比較して大きな利点を有している。また、素子の動
作の高速性を確保する重要技術の一つに、微細加工技術
があるが、これはドーピング不純物の濃度、グロファイ
ルを精密に制御できるイオン注入技術を採用して、はじ
めて二次元、三次元での素子の微細化が達成される。[Prior art] Gallium arsenide (GaAs) is used as a material for ultra-high-speed operating elements.
) Compound semiconductor substrates including crystals are attracting attention. However, A8 constituting GaAe has a high vapor pressure, so doping with impurities must be performed at a low temperature. In this sense, ion implantation technology has a significant advantage over diffusion methods at high temperatures. In addition, one of the important technologies to ensure high-speed operation of devices is microfabrication technology, which can only be achieved in two-dimensional , miniaturization of elements in three dimensions is achieved.

ところで、化合物半導体基板へ所望のイオンを注入した
後には、これらの注入イオンを電気的に活性化させるの
を目的として７００°Ｃ以上の温度でアニーリングを施
す必要がある。そして、このアニーリングの方法は二酸
化シリコン（Ｓｉｎ２）　、窒化シリコン（Ｓｉ３Ｎ４
）　、酸化アルミニウム（Ａｔ、、０３）ｌ多結晶シリ
コン、酸化ガリウム（Ｇａ２ｏａ）の膜、　Ｓｉ３Ｎ４
とＳ１０．との２重膜などの保護膜を化合物半導体基板
の主面に被着させて行うキャップアニーリング法、　Ａ
ｓ加圧雰−囲気中で行うキャップレスアニーリング法、
および水素または不活性ガス雰囲気で２枚の化合物半導
体基板のイオン注入面を互いに対向密着させた状態で行
うプロキシミテイ・キャップアニーリング法の３種に大
別できる。これらのアニーリング法はいずれもＧａＡｓ
基板からＡｓが外部へ拡散するのを抑えることを目的と
して種々工夫されている。そして、それぞれ特色があり
、利点を挙げることはできるが、以下に述べるような欠
点を有しており、安定した特性をもつＧａＡｓ集積回路
装置（ＩＣ）を高歩留りで生産性よく得ることに支障を
きたしている。By the way, after desired ions are implanted into a compound semiconductor substrate, it is necessary to perform annealing at a temperature of 700° C. or higher in order to electrically activate these implanted ions. This annealing method uses silicon dioxide (Sin2) and silicon nitride (Si3N4).
), aluminum oxide (At, 03)l polycrystalline silicon, gallium oxide (Ga2oa) film, Si3N4
and S10. A cap annealing method performed by depositing a protective film such as a double layer with a compound semiconductor substrate on the main surface of the compound semiconductor substrate.
s Capless annealing method carried out in a pressurized atmosphere,
The annealing method can be roughly divided into three types: the proximity cap annealing method, which is performed in a hydrogen or inert gas atmosphere with the ion-implanted surfaces of two compound semiconductor substrates facing each other and in close contact with each other. Both of these annealing methods
Various efforts have been made to suppress the diffusion of As from the substrate to the outside. Each type has its own characteristics and advantages, but they also have the following disadvantages, which hinder the production of GaAs integrated circuit devices (ICs) with stable characteristics at high yields and with good productivity. is causing

たとえば、キャップアニーリングの場合、通常は保護膜
としてＳｉ３Ｎ４膜（スパッタリング法、プラズマＣＶ
Ｄ法などＫよる）がよく用いられるが、８１３Ｎ４膜の
堆積速度、堆積温度などの膜形成条件、８１３Ｎ４膜中
の酸素不純物の挙動などの睦パラメータによってイオン
注入層の電気的特性が大きく依存することはよく知られ
ている。他の保護膜においても同様で、イオン注入層の
特性が保護膜の種類、形成方法、膜質などの影響を受け
る。一方、Ａｓの加圧雰囲気でのキャップレス・アニー
リング法ではＡｓ分圧で活性化率が微妙に変化する。For example, in the case of cap annealing, the protective film is usually a Si3N4 film (sputtering method, plasma CV
D method (based on K, etc.) is often used, but the electrical characteristics of the ion-implanted layer largely depend on the film formation conditions such as the deposition rate and deposition temperature of the 813N4 film, and the deposition parameters such as the behavior of oxygen impurities in the 813N4 film. This is well known. The same applies to other protective films, and the characteristics of the ion-implanted layer are affected by the type, formation method, film quality, etc. of the protective film. On the other hand, in the capless annealing method in a pressurized As atmosphere, the activation rate changes slightly depending on the As partial pressure.

たとえば、マグネシウム（Ｍｇ　）　ｚシリコンＣ５ｔ
）ではＡｓ分圧を上げると逆に活性化率が減少するとい
う傾向がみられる。また、アルシン（Ａｓ　Ｈ３）の加
圧雰囲気におけるアニーリングは有毒ガスを使用すると
いう点で危険を伴い、スループットの向上を望めない現
状である。For example, magnesium (Mg) z silicon C5t
), there is a tendency for the activation rate to decrease as the As partial pressure increases. Furthermore, annealing arsine (As H3) in a pressurized atmosphere is dangerous because it uses toxic gas, and currently no improvement in throughput can be expected.

以上の問題点を解決する方法として、２枚の半導体基板
のイオン注入面を対向密着させて行うプロキシミテイ・
キャップアニーリング法が挙げられる。この方法は上述
のような種々の保護膜を形成する必要がないので工程が
簡略化でき、しかも保護膜の悪影響のおそれがないとい
う大きな特長をもっている。As a method to solve the above problems, the ion-implanted surfaces of two semiconductor substrates are brought into close contact with each other to face each other.
An example is a cap annealing method. This method has the great advantage that it is not necessary to form various protective films as described above, so the process can be simplified, and there is no risk of adverse effects of the protective films.

ところで、第１図は従来のプロキシミテイ・キャツプア
ニｌＪングの実施状況を示す断面図で、（１）はグラフ
ァイトボード、（２）　＃　（３）はその上に互いに対
向させて載置された一対のＧａＡｓ半導体基板、（イ）
、（ロ）はそれぞれのイオン注入面である。このアニー
リング方法ではＧａＡｓ基板（２）　、　（３）自体が
それぞれキャップの役割を果すことが必要十分条件であ
るが、イオン注入されたＧａＡｓ基板（２）　、　（３
）は図示のように大きく反っている場合が多く、キャッ
プの効果を完全に発揮できないことが多い。とくに、基
板購入時に鏡面研磨された側が既に凸形状に反っている
場合、その鏡面側へ素子形成を目的としてイオン注入を
行うと、引張り応力の発生で、反りは一層助長される。By the way, Figure 1 is a cross-sectional view showing the state of implementation of conventional proximity/capturing. GaAs semiconductor substrate of (a)
, (b) are the respective ion implantation surfaces. In this annealing method, it is a necessary and sufficient condition that the GaAs substrates (2) and (3) themselves play the role of caps, but the ion-implanted GaAs substrates (2) and (3)
) are often greatly warped as shown in the figure, and the effect of the cap is often not fully demonstrated. In particular, if the mirror-polished side of the substrate is already warped into a convex shape when purchased, if ions are implanted into the mirrored side for the purpose of forming elements, the warping will be further exacerbated by the generation of tensile stress.

従って、このように反った基板（２）　、　（３）を凸
形状になったイオン注入面（イ）。Therefore, the curved substrates (2) and (3) have a convex ion implantation surface (a).

（ロ）を対向させてプロキシミテイ・キャップアニーリ
ングを行えば、基板（２）　、　（３）の外周部でのキ
ャップ効果は期待できず、その結果著しい熱変成をもた
らすことは明らかである。It is clear that if proximity cap annealing is performed with (b) facing each other, no capping effect can be expected at the outer periphery of the substrates (2) and (3), resulting in significant thermal transformation.

〔発明の概憚〕[Outline of the invention]

この発明は以上のような点に鑑みてなされたもので、素
子形成のためのイオン注入によって鏡面側（素子形成面
）が凸形に反った化合物半導体基板の裏面へカウンター
イオン注入を行い、これによって発生した応力で反シを
矯正し、対向させる基板をそれぞれ平坦化させ、素子形
成のイオン注入面を相互に密着させ、完全なキャップ効
果を発揮できるアニーリング方法を提供するものである
。This invention was made in view of the above points, and involves counter ion implantation into the back surface of a compound semiconductor substrate whose mirror side (element formation surface) has been warped into a convex shape by ion implantation for element formation. The present invention provides an annealing method that corrects the warpage using the stress generated by the annealing process, flattens the opposing substrates, brings the ion-implanted surfaces of the element into close contact with each other, and exhibits a perfect capping effect.

〔発明の実施例〕[Embodiments of the invention]

第２図はイオン注入による化合物半導体基板の反りの発
生と、その発明の一実施例における反りの矯正状況を示
す断面図である。第２図ＡＫ示すように、化合物半導体
基板（４）の第１の主面（素子形成面）（ハ）へ所望の
導電形を付与するために矢印工、で示すように不純物イ
オンを注入すると、基板（４）は第２図Ｂに示すように
、面（ハ）が凸形状になる形態に反る。そこで、第２図
Ｃに示すように基板（１）の反対側の第２の主面に）へ
矢印工、のようにカウンターイオン注入を行うと、第２
図ＤＫ示すように反シは矯正され平坦化が実現される。FIG. 2 is a sectional view showing the occurrence of warpage in a compound semiconductor substrate due to ion implantation and the state of warpage correction in an embodiment of the invention. As shown in FIG. 2AK, impurity ions are implanted as shown by arrows in order to impart a desired conductivity type to the first main surface (element forming surface) (c) of the compound semiconductor substrate (4). As shown in FIG. 2B, the substrate (4) is warped so that the surface (C) has a convex shape. Therefore, as shown in FIG.
As shown in Figure DK, the ridges are corrected and flattening is achieved.

第３図はこの実施例におけるアニーリング状況を示す断
面図で、上述のようＫして平坦化された化合物半導体基
板（４）　、　（５）を素子形成面を対向させてグラフ
ァイトボート（１）の上に重ねて載置してアニーリング
を施す。このようにして、グロキシミテイ・キャップ効
果は十分発揮され、基板面内での不均一な熱変成を抑え
ることが可能となり、良好なアニーリングが実現できる
。FIG. 3 is a cross-sectional view showing the annealing situation in this example, in which the compound semiconductor substrates (4) and (5), which have been planarized by K as described above, are placed on a graphite boat (1) with their element forming surfaces facing each other. They are stacked on top of each other and annealed. In this way, the glucimity cap effect is fully exhibited, it becomes possible to suppress non-uniform thermal transformation within the substrate surface, and good annealing can be achieved.

〔発明の効果Ｊ 以上説明したように、この発明では一方の主面に素子形
成のためのイオン注入をして反りを生じた化合物半導体
基板の他方の主面からカウンターイオン注入をすること
によって上記反りを矯正し、平坦化した後に、このよう
な化合物半導体基板を２枚、素子形成側主面を互いに対
向密着させてアニーリングを行うので、グロキシミテイ
・キャップ効果が十分発揮され、すぐれたアニ　＋７ン
グが可能となり、電気的特性にばらつきの少ない化合物
半導体米子を高歩留りで生産できる。更に、基板の反り
が抑制はれるので写真製版加工の精度が向上し、微細パ
ターンの形成が可能となる。[Effects of the Invention J As explained above, in this invention, the above-described problems can be achieved by performing counter ion implantation from the other main surface of a compound semiconductor substrate which has been warped by ion implantation for forming elements into one main surface. After straightening the warpage and flattening, two such compound semiconductor substrates are annealed with their main surfaces facing each other in close contact with each other, so that the glucimity capping effect is fully exerted and excellent annealing is achieved. This makes it possible to produce compound semiconductor Yonago with little variation in electrical properties at a high yield. Furthermore, since the warpage of the substrate is suppressed, the accuracy of photolithography processing is improved and it becomes possible to form fine patterns.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は従来のグロキシミテイ拳キャップアニーリング
の実施状況を示す断面図、第２図はイオン注入による化
合物半導体基板の反りの発生と、この発明の一実施例に
おける反りの矯正状況を示す断面図、第３図はこの発明
の一実施例におけるアニーリング状況を示す断面図であ
る。 図において、（１）はグラファイトポー）　、（４）　
’＋　（５）は化合物半導体基板、（ハ）は素子形成側
（第１の）主面、←）は反対側（第２の）主面である。 なお、図中同一符号は同一または相当部分を示す。 代理人大岩増雄 手　続　補　正　占（自発） １．事ｆｉノ表示行願昭５８−２３０９６６号２　発明
の名称 イオン注入された化合物半導体基板 、’３　、　？ｉｌＪ、ｉｌＥ　’ｒ−４，６７Ｆ）７
＝−１）：ｙ／放代表者　ハ　ｔｈ　ｆ−八　部 １代理人 ６、　補正の対象 明細書の発明の詳細な説明の欄 ６、　補正の内容 明細書をつぎのとおり訂正する。FIG. 1 is a cross-sectional view showing how conventional groximitic cap annealing is performed; FIG. 2 is a cross-sectional view showing the occurrence of warpage in a compound semiconductor substrate due to ion implantation and the correction of warpage in an embodiment of the present invention FIG. 3 is a sectional view showing the annealing situation in one embodiment of the present invention. In the figure, (1) is graphite powder), (4)
'+ (5) is a compound semiconductor substrate, (C) is the element forming side (first) main surface, and ← is the opposite side (second) main surface. Note that the same reference numerals in the figures indicate the same or corresponding parts. Agent Masuo Oiwa procedure amendments (voluntary) 1. Title of the invention: Ion-implanted compound semiconductor substrate, '3, ? ilJ, ilE 'r-4, 67F) 7
=-1):y/Representative of broadcasting c th f-8 Part 1 Agent 6, Detailed explanation of the invention column 6 of the specification subject to amendment, The description of the contents of the amendment is corrected as follows.

Claims (1)

【特許請求の範囲】[Claims] （１）それぞれ第１の主面に素子形成のための所望の導
電形を付与するイオンを注入して反りが生じた２枚の化
合物半導体基板のそれぞれの他方の第２の主面に任意の
イオンを注入して上記反シを矯正した後、上記２枚の化
合物半導体基板を上記第１の主面を互いに対向密着させ
た状態でアニーリングを施すことを特徴とするイオン注
入された化合物半導体基板のアニーリング方法。(1) An arbitrary second main surface of each of two compound semiconductor substrates is warped by implanting ions that give the first main surface a desired conductivity type for forming an element. An ion-implanted compound semiconductor substrate, characterized in that after ion implantation and correction of the warp, the two compound semiconductor substrates are annealed with the first principal surfaces facing each other and in close contact with each other. annealing method.