JPS60117819A - Lsi input and output circuit - Google Patents

Abstract

PURPOSE:To treat the input and output signals of a larger number than pins with a packaged LSI having a limited number of input/output pins, by transmitting data through pins after multiplexing it and separating again those data at an output. CONSTITUTION:The multiplexed data supplied via a pin 13 are applied in parallel to data input terminals D of flip-flops 7 and 8. A latch clock producing circuit 5 produces latch clocks CLK with a pi/2 phase shifted from an input clock CK. The latch clock is applied as it is to a clock terminal CK of the flip-flop 7; while the latch clock is applied with inversion to the flip-flop 8 via an inverter 6. Thus both flip-flops 7 and 8 read data 1 and data 2 respectively out of the multiplexed data and hold these data for each cycle of a clock. Therefore the original data 1 and data 2 are delivered from output terminal Q of the flip- flops 7 and 8 respectively.

Description

【発明の詳細な説明】 発明の技術分野 本発明は限られた数の入出力ピンを有するパッケージさ
れたＬＳＩにおいて、ピン数を超えて多数の入出力信号
数を取り扱うことができるＬＳＩ入出力回路に関するも
のである。Detailed Description of the Invention Technical Field of the Invention The present invention relates to an LSI input/output circuit that can handle a large number of input/output signals exceeding the number of pins in a packaged LSI having a limited number of input/output pins. It is related to.

従来技術と問題点 パッケージされたＬＳＩにおいては、入出力ピンの数は
一般に限られていて、パッケージの形式によっても異な
るが、例えば最大６４本である。Prior Art and Problems In a packaged LSI, the number of input/output pins is generally limited, and is, for example, 64 at maximum, although it varies depending on the package format.

従って通常はこのピンの数を超える数の入出力を取り扱
うことはできない。Therefore, normally it is not possible to handle inputs and outputs that exceed the number of pins.

しかしながら用途によっては、例えば通信機用のＬＳＩ
等の場合、取り扱うべき信号数が多く、そのため既存の
ＬＳＩにおけるピン数では不足する場合があるが、従来
このような場合の有効な対策がなかった。However, depending on the application, for example, LSI for communication equipment
In such cases, the number of signals to be handled is large, and therefore the number of pins in existing LSIs may be insufficient. Conventionally, there has been no effective countermeasure for such cases.

発明の目的 本発明はこのような従来技術の問題点を解決しようとす
るものであって、その目的は、限られた数の人出力ピン
を有するパッケージされたＬＳＩにおいて、ピン数を超
える数の入出力信号数を取り扱うことができる５人出力
回路の一形式を提供することにある。OBJECT OF THE INVENTION The present invention attempts to solve the problems of the prior art, and its purpose is to solve the problems of the prior art. The object of the present invention is to provide a type of five-person output circuit that can handle the number of input and output signals.

発明の構成 本発明のＬＳＩ入出力回路は、データをクロックを用い
て多重化してピンを通過させ、出力において再び分離す
るようにすることによって、少ないピン数で多数のデー
タを処理できるようにしたものである。Structure of the Invention The LSI input/output circuit of the present invention can process a large amount of data with a small number of pins by multiplexing data using a clock, passing it through the pins, and separating it again at the output. It is something.

発明の実施例 第１図は、本発明のＬＳＩ入出力回路の一実施例の構成
を示している。同図は、ＬＳＩの１本の入力ビンを経て
２種類の信号を入力する場合における、多重化用外付回
路とＬＳＩ内部における分離用回路の構成を示している
。同図において、１はインバータ、２，３はアンド回路
、４はオア回路であって、これらは多重化用外付回路１
０を構成している。また５はラッチクロック作成回路、
６はインバータ、７．８はフリップフロップ（ＦＦ）で
あって、これらはＬＳＩ内部における分離用回路１１を
構成しているａ　１２はＬＳＩ″ｔｌ−示し、１３はＬ
ＳＩのピンである。Embodiment of the Invention FIG. 1 shows the configuration of an embodiment of an LSI input/output circuit of the invention. This figure shows the configuration of an external multiplexing circuit and a separating circuit inside the LSI when two types of signals are input through one input bin of the LSI. In the figure, 1 is an inverter, 2 and 3 are AND circuits, and 4 is an OR circuit, which are connected to the multiplexing external circuit 1.
It constitutes 0. 5 is a latch clock generation circuit;
6 is an inverter, 7.8 is a flip-flop (FF), and these constitute the isolation circuit 11 inside the LSI.
This is an SI pin.

第２図は、第１図のＬＳＩ入出力回路の多重化用外付回
路１０において、ピンを経て入力されるデータとクロッ
ク（ＣＫ）との関係を示している。FIG. 2 shows the relationship between data input via pins and a clock (CK) in the multiplexing external circuit 10 of the LSI input/output circuit shown in FIG.

第１図に示すごとく、アンド回路２にはデータ１　（Ｄ
ｉ）が、アンド回路３にはデータ２　（Ｄ２）が、それ
ぞれ加えられている。一方アンド回路２にはクロック（
ＣＫ）がそのまま加えられ、アンド回路２にはインハー
ク１を経てクロック（ＣＫ）が反転して加えられること
によって、第２図に示すようにオア回路４の出力におい
ては、クロックの半周期ごとにデータ１とデータ２とが
多重化されて生じ、多重化された信号はピン１３を経て
ＬＳＩに入力される９ 第３図は、第１図のＬＳＩ入出力回路におけるＬＳＩ内
部の分離用回路１１において、１本の入力ピンを経て入
力された多重化信号を２種類の信号に分離する場合の、
各データとクロックとの関係を示している。As shown in FIG. 1, data 1 (D
i), and data 2 (D2) is added to the AND circuit 3. On the other hand, AND circuit 2 has a clock (
CK) is applied as is, and the clock (CK) is inverted and applied to the AND circuit 2 through the in-hark 1. As shown in FIG. Data 1 and data 2 are generated by multiplexing, and the multiplexed signal is input to the LSI through pin 13. 9 FIG. 3 shows the isolation circuit 11 inside the LSI in the LSI input/output circuit of FIG. When a multiplexed signal input through one input pin is separated into two types of signals,
It shows the relationship between each data and the clock.

第１図において、ピン１３を経て入力された多重化され
たデータは、フリップフロップ７．８のデータ入力端子
りに並列に加えられる。一方ラッチクロツク作成回路５
は、大力クロック（ＣＫ）からπ／２位相をずらして、
ラッチクロック（ＬＣＫ）を発生する。従ってラッチク
ロックは、ピン１３における多重化されたデータのそれ
ぞれのビットの中央位置になるように、その位相を調整
されている。フリップフロップ７にはラッチクロ・ンク
がそのまま、フリップフロップ８にはインバータ６を経
て、ラッチクロックが反転して、それぞれそのクロック
端子ＣＫに加えられる。これによって、フリップフロッ
プ７．８は多重化されたデータからそれぞれデータ１．
データ２を読み込んで、クロックの１周期ずつ保持する
。従ってフリップフロップ７．８の出力端子Ｑから、そ
れぞれもとのデータ１．データ２が出力される。In FIG. 1, the multiplexed data input via pin 13 is applied in parallel to the data input terminal of flip-flop 7.8. On the other hand, latch clock generation circuit 5
is shifted by π/2 phase from the power clock (CK),
Generates a latch clock (LCK). Therefore, the latch clock has its phase adjusted to center each bit of multiplexed data at pin 13. The latch clock is directly applied to the flip-flop 7, and the inverted latch clock is applied to the flip-flop 8 via the inverter 6 to its clock terminal CK. This causes flip-flops 7.8 to switch from the multiplexed data to data 1 .
Read data 2 and hold it for each clock cycle. Therefore, from the output terminals Q of the flip-flops 7.8, the original data 1. Data 2 is output.

このようにして第１図に示されたＬＳＩ入出力回路によ
れば、２種類の信号データ１．データ２を多重化して１
本のピン１３を経てＬＳ１１２に入力することができる
。このような入出力回路をピンごとに必要に応じて設け
ることによって、少ないビン数で多数のデータをＬＳＩ
に入力させることができる。In this way, according to the LSI input/output circuit shown in FIG. 1, two types of signal data 1. Multiplex data 2 to 1
It can be input to LS 112 via pin 13 of the book. By providing such input/output circuits for each pin as necessary, a large amount of data can be transferred to an LSI with a small number of bins.
can be entered.

また第１図のＬＳＩ入出力回路は、多重化用外付回路１
０とＬＳＩ内部における分離用回路１１とを入替えて設
けることによって、ＬＳｒ１２の内部における２種類の
信号を多重化して１本のピンを経て出力し、Ｌ　Ｓ　Ｉ
外部においてこれを分離して、もとの２種類の信号を得
るようにすることもできることは明らかであり、この場
合のＬＳＩ内部における多重化用回路と、分離用外付回
路との動作は、第１図ないし第３図について説明したと
ころと全く同様にして行われる。In addition, the LSI input/output circuit shown in Fig. 1 includes external multiplexing circuit 1.
0 and the separation circuit 11 inside the LSI are provided interchangeably, two types of signals inside the LSr 12 are multiplexed and output via one pin, and the LSI
It is obvious that this can be separated externally to obtain the original two types of signals, and in this case, the operation of the multiplexing circuit inside the LSI and the external separating circuit is as follows. This is carried out in exactly the same manner as described with reference to FIGS. 1 to 3.

発明の詳細 な説明したように、本発明のＬＳＩ入出力回路によれば
、クロックに応して２系列のデータを交互に切り替えて
多重化して出力する多重化回路と、クロックに応じて多
重化回路の多重化信号を２系列に分離する分離回路とを
それぞれＬＳＩの内部と外部、また外部と内部に具え、
１の入出力ビンを介して２系列のデータを入出力させる
ようにしたので、極めて簡単な回路構成で、限られた数
の入出力ピンを有するＬＳＩにおいて、入出力ピン数を
超えて多数の入出力信号を処理可能にすることができて
、甚だ効果的である。As described in detail, the LSI input/output circuit of the present invention includes a multiplexing circuit that alternately switches and multiplexes two series of data and outputs the same in response to a clock; Separation circuits for separating the multiplexed signal of the circuit into two systems are provided inside and outside the LSI, and inside and outside the LSI, respectively.
Since two series of data are input/output through one input/output bin, the circuit configuration is extremely simple, and even in an LSI with a limited number of input/output pins, a large number of input/output pins can be input/output. The input/output signals can be processed, which is extremely effective.

【図面の簡単な説明】[Brief explanation of the drawing]

％１図は本発明のＬＳＩ入出力回路の一実施例の構成を
示す図、第２図は多重化用回路における入力データとク
ロックとの関係を示す図、第３図は分離用回路における
入出力データとクロックとの関係を示す図である。 ■−インバータ、２．３−アンド回路、４−オア回路、
５−ラッチクロック作成回路、６−インバータ、７．８
−　フリップフロップ（ＦＦ）　、１〇−多重化用外付
回路、１ｌ−ＬＳＩ内部における分離用回路、１２−Ｌ
ＳＩ、１３−ピン特許出願人　富士通株式会社Figure 1 shows the configuration of an embodiment of the LSI input/output circuit of the present invention, Figure 2 shows the relationship between input data and clocks in the multiplexing circuit, and Figure 3 shows the relationship between the input data and the clock in the separation circuit. FIG. 3 is a diagram showing the relationship between output data and clocks. ■-Inverter, 2.3-AND circuit, 4-OR circuit,
5-Latch clock generation circuit, 6-Inverter, 7.8
- Flip-flop (FF), 10-external multiplexing circuit, 1l-separation circuit inside LSI, 12-L
SI, 13-pin patent applicant Fujitsu Limited

Claims (1)

【特許請求の範囲】[Claims] クロックに応じて２系列のデータを交互に切り替えて多
重化して出力する多重化回路と、該クロックに応じて前
記多重化回路の多重化信号を２系列に分離する分離回路
とをそれぞれＬＳＩの内部と外部、また外部と内部に具
え、ｌの入出力ピンを介して２系列のデータを入出力さ
せるようにしたことを特徴とするＬＳＩ入出力回路。A multiplexing circuit that alternately switches and multiplexes and outputs two series of data according to a clock, and a separation circuit that separates the multiplexed signal of the multiplexing circuit into two series according to the clock are installed inside each LSI. 1. An LSI input/output circuit characterized in that the LSI input/output circuit is provided with an external terminal and an external terminal, and an external terminal and an internal terminal, and is configured to input and output two series of data through l input/output pins.