JPH0226164A - Synchronous multiplexing system - Google Patents
Synchronous multiplexing systemInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は基幹通信装置内の同期方式に係り、特に直列−
並列変換回路(以下、S/P回路と呼称する)と並列−
直列変換回路(以下、P/8回路と呼称する)の同期多
重方式に関するものである。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to a synchronization method within a core communication device, and particularly relates to a synchronization method in a backbone communication device.
Parallel conversion circuit (hereinafter referred to as S/P circuit) and parallel
This invention relates to a synchronous multiplexing method for a serial conversion circuit (hereinafter referred to as a P/8 circuit).
従来の同期方式の一例を第3図に示し説明する。 An example of a conventional synchronization method is shown in FIG. 3 and will be described.
従来、この種の同期方式は、この第3図に示すように、
入力された入力信号aである主信号が8/P回路1にて
直列信号がN個の並列信号すに分かれ、信号処理部3で
信号の処理をされたN個の並列信号CがP/S78回路
入り、並列信号が直列信号となり出力信号dとして出力
される回路構成において、P/S回路4内のN分周カウ
ンタ回路5に、S/P回路1内のN分周カウンタ回路2
に同期した制御信号(リセットパルス)eを入力し同期
をとってい友。なお、fは人力クロックを示し、gはN
分周クロック、hは出力クロックを示す。Conventionally, this type of synchronization method, as shown in Fig. 3,
The main signal, which is the input signal a, is divided into N parallel signals by the 8/P circuit 1, and the N parallel signals C processed by the signal processing section 3 are divided into P/P circuits. In the circuit configuration in which the S78 circuit is included and the parallel signal becomes a serial signal and is output as the output signal d, the N frequency division counter circuit 5 in the P/S circuit 4 is connected to the N frequency division counter circuit 2 in the S/P circuit 1.
A synchronized control signal (reset pulse) e is inputted to maintain synchronization. Note that f indicates a manual clock, and g indicates N.
The divided clock and h indicate the output clock.
上述した従来の同期方式は、N分周カウンタ回路にリセ
ットをかけるため、リセットパルスeのリセットパルス
幅は入力クロックfの半クロツク幅となり、N分周カウ
ンタ回路5で高速動作させなければならないという課題
があり九。In the conventional synchronization method described above, since the N-divided counter circuit is reset, the reset pulse width of the reset pulse e is half the width of the input clock f, and the N-divided counter circuit 5 must operate at high speed. There are nine issues.
また、S/P回路1内のN分周カウンタ回路2ON分周
クロックgより、ナローパルス(narrowp畠1s
e)を作シP/S回路4へ送出し人力クロックfに同期
させて、P/S78回路入力する必要があり、さらに、
P/S回路4内で常に同期化されていることを確認し、
エラーが発生してもすぐに追従しないような保護回路も
必要となり、回路規模が増大するばかりでなく、消費電
力も増大するという課題があつ九。Also, from the N frequency division counter circuit 2ON frequency division clock g in the S/P circuit 1, a narrow pulse (narrowp Hatake 1s
e) must be sent to the P/S circuit 4, synchronized with the manual clock f, and input to the P/S 78 circuit.
Make sure that it is always synchronized in the P/S circuit 4,
A protection circuit that does not immediately follow up even if an error occurs is also required, which not only increases the circuit scale but also increases power consumption.
本発明の同期多重方式は、N(N:整数)分周カウンタ
回路を有する8/P回路と上記N分周カウンタ回路とは
別のN分周カウンタ回路を有するP/8回路を含む同期
方式において、上記P/8回路を上記8/P回路に同期
させる制御信号に、上記8/P回路内のN分周カウンタ
回路のN分周クロックを上記P/B回路内のN分周カウ
ンタ回路のN分周クロックと論理和して使用するように
したものである。The synchronous multiplexing system of the present invention is a synchronous system including an 8/P circuit having an N (N: integer) frequency division counter circuit and a P/8 circuit having an N frequency division counter circuit that is different from the above N frequency division counter circuit. In the control signal for synchronizing the P/8 circuit with the 8/P circuit, the N-divided clock of the N-divided counter circuit in the 8/P circuit is applied to the N-divided clock of the N-divided counter circuit in the P/B circuit. It is designed to be used by ORing it with the N-divided clock.
本発明においては、S/P回路内のN分周カウンタのN
分周クロックf(P/S回路内のN分周カウンタのデー
タとし、S/P回路内のN分周カウンタ回路のN分周ク
ロックを用いて、P/S回路内のN分周カウンタ回路の
クロックを同期させ、信号を多重する。In the present invention, N of the N frequency division counter in the S/P circuit is
Frequency division clock f (as the data of the N frequency division counter in the P/S circuit, and using the N frequency division clock of the N frequency division counter circuit in the S/P circuit, the N frequency division counter circuit in the P/S circuit Synchronize the clocks and multiplex the signals.
以下、図面に基づき本発明の実施例を詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail based on the drawings.
第1図は本発明による同期多重方式の一実施例を示すブ
ロック図である。FIG. 1 is a block diagram showing an embodiment of a synchronous multiplexing system according to the present invention.
この第1図において第3図と同一符号のものは相当部分
を示し、1はP/S78回路’i s/p回路1に同期
させる制御信号(N分周クロック)で、この制御信号(
N分周クロック)1に、S/P回路1内のN分周カウン
タ回路2のN分周クロックをP/S回路4内のN分周カ
ウンタ回路5ON分周クロックと論理和して使用するよ
うに構成されている。In FIG. 1, the same reference numerals as in FIG.
1, the N-divided clock of the N-divided counter circuit 2 in the S/P circuit 1 is ORed with the N-divided clock of the N-divided counter circuit 5 in the P/S circuit 4, and used. It is configured as follows.
つき°にこの第1図に示す実施例の動作を説明する。The operation of the embodiment shown in FIG. 1 will now be explained.
まず、入力クロックfはS/P回路1内のN分周カウン
タ回路2によりN分周クロックgおよび1となり、入力
信号ai8/P回路1にてN個の並列信号すに変換する
。つぎに、このN個の並列信号すは信号処理部3にてデ
ータ処理された後、N個の並列信号CとしてP/S78
回路入力され、N分周カウンタ回路5のN分周クロック
により、出力信号(直列信号)dとなり出力される。こ
こで、P78回路4内のN分周カウンタ回路5は、8/
P回路1内のN分周カウンタ回路2ON分周クロック(
制御信号)量をデータとしてN分周クロックを作成して
いる。First, the input clock f is converted into N-divided clocks g and 1 by the N-divided counter circuit 2 in the S/P circuit 1, and converted into N parallel signals by the input signal ai8/P circuit 1. Next, after data processing of these N parallel signals C is performed in the signal processing section 3, the P/S 78 converts them into N parallel signals C.
The signal is input to the circuit, and is output as an output signal (serial signal) d by the N-divided clock of the N-divided counter circuit 5. Here, the N frequency division counter circuit 5 in the P78 circuit 4 is 8/
N frequency division counter circuit 2ON frequency division clock in P circuit 1 (
An N-divided clock is created using the control signal) as data.
纂2図は6分周カウンタ回路の実施例を示すブロック図
で、N−6のときの使用例を示すものである。Figure 2 is a block diagram showing an embodiment of a divide-by-6 frequency counter circuit, and shows an example of use in the case of N-6.
この第2図において第1図と同一符号のものは相当部分
を示し、2′および5′は6分周クロック回路%fl’
*g’は6分周クロックである。In FIG. 2, the same reference numerals as in FIG.
*g' is a clock divided by 6.
そして、6分周カウンタ回路5′におけるF/F1゜F
/F 2 、 F/F 3は縦続接続されたフリップフ
ロップ、ORは6分周カウンタ回路2′からの6分周ク
ロックg# とフリップフロップF/F3のQ出力であ
る6分周クロックjt−人力とする論理和回路で、この
論理和回路ORの出力は7リツグフロツプの入力データ
にとしてフリップフロップF/F 1の端子りに供給さ
れるように構成されている。Then, F/F1°F in the 6 frequency division counter circuit 5'
/F 2 and F/F 3 are flip-flops connected in cascade, and OR is the 6-divided clock g# from the 6-frequency divider counter circuit 2' and the 6-divided clock jt- which is the Q output of the flip-flop F/F3. This OR circuit is operated manually, and the output of the OR circuit OR is configured to be supplied to the terminal of the flip-flop F/F1 as input data for a 7-lig flop.
DPI、DP鵞・・・・・DP−およびDP、’ 、
DP、’・・・・・DP、’ は並列信号である。DPI, DP go...DP- and DP,',
DP,'...DP,' are parallel signals.
つきにこの第2図に示す実施例の動作を説明する。The operation of the embodiment shown in FIG. 2 will now be explained.
P/S回路4内の6分周クロック回路5′の出力、すな
わち、フリップフロップF/F3のQ出力である6分周
クロックjとS/P回路1の6分周カウンタ回路2′か
らの6分周クロックg1t−人力とする論理和回路OR
にこの論理和によりできたフリップフロップ入力データ
に″t1フリップフロップF/F1の入力信号として、
6分周カウンタ回路5′を動作させている。The output of the divide-by-6 clock circuit 5' in the P/S circuit 4, that is, the divide-by-6 clock j which is the Q output of the flip-flop F/F3, and the divide-by-6 clock j from the divide-by-6 counter circuit 2' of the S/P circuit 1. 6 frequency divided clock g1t-human-powered logical sum circuit OR
The flip-flop input data created by this logical sum is given as the input signal of the t1 flip-flop F/F1.
A 6 frequency division counter circuit 5' is operated.
以上説明したように本発明は、8/P回路内のN分周カ
ウンタのN分周クロックt−P/B回路内のN分周カウ
ンタのデータとすることにより、制御信号がN分周クロ
ック幅となり、その制御信号を他の回路で構成しなくて
すみ、低速度の素子で実現することができ、また、実装
密度も大きくならず、さらに、消費電力も軽減すること
ができる効果がある。As explained above, in the present invention, the control signal is set to the N-divided clock of the N-divided clock in the 8/P circuit - the data of the N-divided counter in the P/B circuit. The control signal does not need to be configured with other circuits, can be realized with low-speed elements, does not require high packaging density, and has the effect of reducing power consumption. .
第1図は本発明による同期多重方式の一実施例を示すブ
ロック図、第2図は6分周カウンタ回路の実施例を示す
ブロック図、第3図は従来の同期方式の一例を示すブロ
ック図である。
1・・・・S/P回路(直列−並列変換回路)、2・・
・・N分周カウンタ回路、4・・・・P/S回路(並列
−直列変換回路)、5・・・・N分周カウンタ回路、O
R・・・・論理和回路、l・・Ill制御信号。
第1図
第3図FIG. 1 is a block diagram showing an embodiment of the synchronous multiplexing method according to the present invention, FIG. 2 is a block diagram showing an embodiment of a divide-by-6 counter circuit, and FIG. 3 is a block diagram showing an example of the conventional synchronous method. It is. 1...S/P circuit (serial-parallel conversion circuit), 2...
...N frequency division counter circuit, 4...P/S circuit (parallel-serial conversion circuit), 5...N frequency division counter circuit, O
R...OR circuit, l...Ill control signal. Figure 1 Figure 3
Claims (1)
換回路と、前記N分周カウンタ回路と別のN分周カウン
タ回路を有する並列−直列変換回路を含む同期方式にお
いて、前記並列−直列変換回路を前記直列−並列変換回
路に同期させる制御信号に、前記直列−並列変換回路内
のN分周カウンタ回路のN分周クロックを前記並列一直
列変換回路内のN分周カウンタ回路のN分周クロックと
論理和して使用するようにしたことを特徴とする同期多
重方式。In a synchronous method including a series-to-parallel conversion circuit having an N (N: integer) frequency division counter circuit, and a parallel-to-serial conversion circuit having the N frequency division counter circuit and another N frequency division counter circuit, the parallel to series A control signal for synchronizing a conversion circuit with the series-to-parallel conversion circuit is used to convert the N-divided clock of the N-divided counter circuit in the serial-to-parallel conversion circuit into the N-divided clock of the N-divided counter circuit in the parallel-to-serial conversion circuit. A synchronous multiplexing method characterized in that it is used by ORing with a divided clock.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17518888A JPH0226164A (en) | 1988-07-15 | 1988-07-15 | Synchronous multiplexing system |
Applications Claiming Priority (1)
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---|---|---|---|
JP17518888A JPH0226164A (en) | 1988-07-15 | 1988-07-15 | Synchronous multiplexing system |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0226164A true JPH0226164A (en) | 1990-01-29 |
Family
ID=15991824
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17518888A Pending JPH0226164A (en) | 1988-07-15 | 1988-07-15 | Synchronous multiplexing system |
Country Status (1)
Country | Link |
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JP (1) | JPH0226164A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5254681A (en) * | 1975-10-31 | 1977-05-04 | Toray Ind Inc | Method of recovering component easy to adsorb in mixed gas |
-
1988
- 1988-07-15 JP JP17518888A patent/JPH0226164A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5254681A (en) * | 1975-10-31 | 1977-05-04 | Toray Ind Inc | Method of recovering component easy to adsorb in mixed gas |
JPS5640624B2 (en) * | 1975-10-31 | 1981-09-22 |
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