JPS60117764A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60117764A JPS60117764A JP22581883A JP22581883A JPS60117764A JP S60117764 A JPS60117764 A JP S60117764A JP 22581883 A JP22581883 A JP 22581883A JP 22581883 A JP22581883 A JP 22581883A JP S60117764 A JPS60117764 A JP S60117764A
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- Japan
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- oxide film
- film
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- resistor
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の技術分野）
本発明は半導体装置に関し、特に高周波、高速動作を安
求される集積回路に於けるトランジスタと抵抗体に関す
るものである。
求される集積回路に於けるトランジスタと抵抗体に関す
るものである。
（従来技術）
最近の半導体デバイスは部品点数削減の為の大集積化及
び消費電力を低減する為の高速化の安水かます１すはげ
しくなってきておシ、抵抗体としても、従来の拡散法に
よる接合を有する抵抗体は接合容量を有する為に低速で
あるという理由から。
び消費電力を低減する為の高速化の安水かます１すはげ
しくなってきておシ、抵抗体としても、従来の拡散法に
よる接合を有する抵抗体は接合容量を有する為に低速で
あるという理由から。
多結晶シリコンを使用して接合を持たない抵抗体の使用
が多くなってきている。
が多くなってきている。
第１図に従来の拡散抵抗を有する装置の部分構造断面図
を示す、第１図において、１０１はＰ型基板、１０２は
Ｎ 型埋込層、１０３はＮ型エピタキシャル層、１０４
はＰ型絶縁層、１０５はＰ型抵抗領域及びＮＰＮ）ラン
ジスタのベース、１０６はＮＰＮ）ランジスタのエミッ
タ及びコレクタコンタクト、１０７は絶祿膜、１０８は
アルミニウム電極をそれぞれ示す、かかる構造では、先
に述べた様にＮ型エピタキシャル層１０３中にＰ型の不
純物を拡散させてＰ型抵抗領域１０５を形成している為
に接合容量を有し、トランジスタが高速動作しても、抵
抗体１０５が速度を制限するという問題が生ずる。
を示す、第１図において、１０１はＰ型基板、１０２は
Ｎ 型埋込層、１０３はＮ型エピタキシャル層、１０４
はＰ型絶縁層、１０５はＰ型抵抗領域及びＮＰＮ）ラン
ジスタのベース、１０６はＮＰＮ）ランジスタのエミッ
タ及びコレクタコンタクト、１０７は絶祿膜、１０８は
アルミニウム電極をそれぞれ示す、かかる構造では、先
に述べた様にＮ型エピタキシャル層１０３中にＰ型の不
純物を拡散させてＰ型抵抗領域１０５を形成している為
に接合容量を有し、トランジスタが高速動作しても、抵
抗体１０５が速度を制限するという問題が生ずる。
この欠点を改善する為に多結晶シリコンを使用した例を
第２図に示す、第２図で、２０１はＰ型基板、２０２は
Ｎ＋型埋込層、２０３はＮ型エピタキシャル層、２０４
はＰ型分離層％２０５は絶縁酸化膜、２０６はＮＰｆｌ
ランジスタのベース領域、２ｏ７はＮＰＮ）ランジスタ
のエミッタ及びコレクタ領域、２ｏ８は多結晶シリコン
によるＰ型又はＮ型抵抗体、２ｏ９は絶縁酸化膜、 ２
１０はアルミニウム電極をそれぞれ示す。
第２図に示す、第２図で、２０１はＰ型基板、２０２は
Ｎ＋型埋込層、２０３はＮ型エピタキシャル層、２０４
はＰ型分離層％２０５は絶縁酸化膜、２０６はＮＰｆｌ
ランジスタのベース領域、２ｏ７はＮＰＮ）ランジスタ
のエミッタ及びコレクタ領域、２ｏ８は多結晶シリコン
によるＰ型又はＮ型抵抗体、２ｏ９は絶縁酸化膜、 ２
１０はアルミニウム電極をそれぞれ示す。
かかる構造の場合は、確かに多結晶シリコン抵抗２０８
は絶縁膜２０５，２０９により囲まれている為に接合容
量は持たす、又電圧依存性もないので高速用の抵抗とし
ては優れている。しかしながら、この構造では、多結晶
シリコン体２０８をＮＰＮトランジスタの各領域を形成
した後に、例えばドライエッチにょシ抵抗体２０８を作
る為に表面に段差を生じ、この結果、抵抗２０８の上に
アルミニウム配線を置きた込場合に段切れを生ずる。そ
の為に、多結晶シリコン２０８の側面をダラす為に、例
えはリンガラスを付けて温源処理して表面の平滑化を行
う様な方法での処理が必要となる。しかも、この高温の
熱処理のために、先に形成したＮ Ｐ Ｎ ）ランジス
タの素子領域が変化して特性が変ｉｆすしてしまい、製
造条件が限られてしまうという欠点がある。さらにまた
、ＮＰＮトランジスタは浅い接合を形成して高速にした
いにもかかわらず、後で熱処理が加わる為に接合が深く
なシスピードが遅くなるという欠点がある。
は絶縁膜２０５，２０９により囲まれている為に接合容
量は持たす、又電圧依存性もないので高速用の抵抗とし
ては優れている。しかしながら、この構造では、多結晶
シリコン体２０８をＮＰＮトランジスタの各領域を形成
した後に、例えばドライエッチにょシ抵抗体２０８を作
る為に表面に段差を生じ、この結果、抵抗２０８の上に
アルミニウム配線を置きた込場合に段切れを生ずる。そ
の為に、多結晶シリコン２０８の側面をダラす為に、例
えはリンガラスを付けて温源処理して表面の平滑化を行
う様な方法での処理が必要となる。しかも、この高温の
熱処理のために、先に形成したＮ Ｐ Ｎ ）ランジス
タの素子領域が変化して特性が変ｉｆすしてしまい、製
造条件が限られてしまうという欠点がある。さらにまた
、ＮＰＮトランジスタは浅い接合を形成して高速にした
いにもかかわらず、後で熱処理が加わる為に接合が深く
なシスピードが遅くなるという欠点がある。
（発明の目的）
本発明の［」的は、高速なＮＰＮ）ランジスタを高速動
作に向く抵抗体を共存させた半導体装置を提供するもの
である。
作に向く抵抗体を共存させた半導体装置を提供するもの
である。
（発明の構成）
かかる目的を達成する為に不発明は、多結晶シリコンを
用いた抵抗体は、ＮＰＮトランジスタを形成する前に完
成させ、ＮＰＮ）ランジスタは基板上の絶縁膜を異方性
ドライエッチで開口し、塩化水素ガスを含む雰囲気中で
開口部に選択的エピタキシャル成長し１選択エピタキシ
ャル領域中にトランジスタを形成する事を特徴とする。
用いた抵抗体は、ＮＰＮトランジスタを形成する前に完
成させ、ＮＰＮ）ランジスタは基板上の絶縁膜を異方性
ドライエッチで開口し、塩化水素ガスを含む雰囲気中で
開口部に選択的エピタキシャル成長し１選択エピタキシ
ャル領域中にトランジスタを形成する事を特徴とする。
（実施例）
以下１図面を用いて不発明の実施例を詳細に説明する。
第３図（ａ）乃至（ｆ）は不発明の一実施例を製造工程
順に示しだものである。すなわち、Ｐ型シリコン基板３
０１に層抵抗１０〜３０ｒｌ／口程度のＮ型埋込層３０
２を形成しく第３図（ａ） ） 、シリコン酸化膜３０
３を５００ＯＡ−１０００ＯＡ、多結晶シリコン３０４
を約５００ＯＡ 、シリコン酸化膜３０５．を順次形成
する（第３図（ｂｌ ）、次に、抵抗体として使用した
い複数部分の酸化膜３０５とチッ化膜３０６を残し、他
の・部分の酸化膜３０５とチッ化膜３０６は除去し、酸
素雰囲気中で熱処理して抵抗体以外の多結晶シリコン酸
化膜３０７に変換ぜしめる（第３図ｔｅｌ ） 、残っ
た多結晶シリコン３０４，３０５に熱拡散又はイオン注
入法によシネ鈍物を導入して第１導電型又は第２導電型
に変換せしめた後、Ｎ型埋込層３０２上の酸化膜３０３
と３０７を異方性ドライエッチによシ基板に達する迄開
口し。
順に示しだものである。すなわち、Ｐ型シリコン基板３
０１に層抵抗１０〜３０ｒｌ／口程度のＮ型埋込層３０
２を形成しく第３図（ａ） ） 、シリコン酸化膜３０
３を５００ＯＡ−１０００ＯＡ、多結晶シリコン３０４
を約５００ＯＡ 、シリコン酸化膜３０５．を順次形成
する（第３図（ｂｌ ）、次に、抵抗体として使用した
い複数部分の酸化膜３０５とチッ化膜３０６を残し、他
の・部分の酸化膜３０５とチッ化膜３０６は除去し、酸
素雰囲気中で熱処理して抵抗体以外の多結晶シリコン酸
化膜３０７に変換ぜしめる（第３図ｔｅｌ ） 、残っ
た多結晶シリコン３０４，３０５に熱拡散又はイオン注
入法によシネ鈍物を導入して第１導電型又は第２導電型
に変換せしめた後、Ｎ型埋込層３０２上の酸化膜３０３
と３０７を異方性ドライエッチによシ基板に達する迄開
口し。
開口部３０８ｆ：形成する（第３図）。この後、塩化水
素ガスを含む雰囲気中で減圧エピタキシャル成長し、開
口部３０８に約ｌΩ−ｃｍのエピタキシャル層３０９を
は化１漠３０７の面さと同じ程度に選択的に成長させた
後酸化膜３１０を付ける（第３図（ｅ） ）、このエピ
タキシャル成長前にチッ化膜又は多結晶シリコンを成長
させ異方性ドライエッチにより開口部３０８の側面にの
みチッ化膜又は多結晶シリコンを残して選択的にエピタ
キシャル成長しても良い、しかる後、エピタキシャル層
３０９に周知の方法によシベース領域３１１．エミッタ
」？よひコレクタコンタクト領域３１２を形成し。
素ガスを含む雰囲気中で減圧エピタキシャル成長し、開
口部３０８に約ｌΩ−ｃｍのエピタキシャル層３０９を
は化１漠３０７の面さと同じ程度に選択的に成長させた
後酸化膜３１０を付ける（第３図（ｅ） ）、このエピ
タキシャル成長前にチッ化膜又は多結晶シリコンを成長
させ異方性ドライエッチにより開口部３０８の側面にの
みチッ化膜又は多結晶シリコンを残して選択的にエピタ
キシャル成長しても良い、しかる後、エピタキシャル層
３０９に周知の方法によシベース領域３１１．エミッタ
」？よひコレクタコンタクト領域３１２を形成し。
１疫化膜３１０に電極引き出し用の窓を開口して、アル
ミニウム電極３１３を付けて完成する。
ミニウム電極３１３を付けて完成する。
以上述べた製法によシ形成された不発明の半導体装置は
、多結晶シリコン３０４，３０５を抵抗体として使用し
、かつ周囲を絶縁膜で囲筐れている為に接合容量を持た
ないという高速用の抵抗とに必要な条件を満たす。しか
も、抵抗３０４，３０５をエピタキシャル成長前に形成
している為、抵抗形成の熱処理はトランジスタのベース
、エミッタ形成に影響を及はさず、高速のトランジスタ
を独立に作り得る。又、選択的にエピタキシャル成長を
行ない、表面の高さを合せて平担にしている為に抵抗体
３０４，３０５の上にアルミニウムの配＃！全通しでも
段切れの心配は全く無い。さらにまた、装置間の絶縁分
離は、接合分離ではなくて酸化膜によシ分離されておシ
、低容量化され高速化に！、：：’Ｔあ、。ｃｏよ、に
、 ＊’ｉＦ、ＩＩ；ｔＪ、：ｍ）￥＞ｏ＊集積回路装
置を形成する時に従来の構造で問題となる表面の平担化
及び高速化に対し非常に優れた装置であると言える。
、多結晶シリコン３０４，３０５を抵抗体として使用し
、かつ周囲を絶縁膜で囲筐れている為に接合容量を持た
ないという高速用の抵抗とに必要な条件を満たす。しか
も、抵抗３０４，３０５をエピタキシャル成長前に形成
している為、抵抗形成の熱処理はトランジスタのベース
、エミッタ形成に影響を及はさず、高速のトランジスタ
を独立に作り得る。又、選択的にエピタキシャル成長を
行ない、表面の高さを合せて平担にしている為に抵抗体
３０４，３０５の上にアルミニウムの配＃！全通しでも
段切れの心配は全く無い。さらにまた、装置間の絶縁分
離は、接合分離ではなくて酸化膜によシ分離されておシ
、低容量化され高速化に！、：：’Ｔあ、。ｃｏよ、に
、 ＊’ｉＦ、ＩＩ；ｔＪ、：ｍ）￥＞ｏ＊集積回路装
置を形成する時に従来の構造で問題となる表面の平担化
及び高速化に対し非常に優れた装置であると言える。
本発明の笑施例に於いて、多結晶シリコン抵抗体は、第
一導電型と第二４電型が混在しても良いし、又、同一導
電型で濃度の違う不純物全尋人しても良い、基板３０１
．埋込層３０２１選択エビタギシャル層３０９．）ラン
ジスタのペース領域３１１、エミッタ、コレクタ領域３
１２の導電型は逆転して使用しても良い、又、絶縁酸化
膜３１０の上にチッ化膜を付はパッシベーション族とし
て使用して良い事も勿論である。
一導電型と第二４電型が混在しても良いし、又、同一導
電型で濃度の違う不純物全尋人しても良い、基板３０１
．埋込層３０２１選択エビタギシャル層３０９．）ラン
ジスタのペース領域３１１、エミッタ、コレクタ領域３
１２の導電型は逆転して使用しても良い、又、絶縁酸化
膜３１０の上にチッ化膜を付はパッシベーション族とし
て使用して良い事も勿論である。
第１図は抵抗体を翁する装置の一従来例を示す断面図で
ある。 １０１ ・・・Ｐ型シリコン基板、１０２・・・・Ｎ＋
型埋込層、１０３・・・・・Ｎ型エピタキシャル層。 １０４・・・・・Ｐ型絶縁分離層、１０５・・・・Ｐ型
ＮＰＮトランジスタベース領域、及び抵抗領域、１０６
・・・・・・Ｎ型ＮＰＮトランジスタエミッタ、コレク
タ領域、１０７・・・・・・絶縁ば化膜、１０８・・・
・アルミニウム電極、 第２図は他の従来例を示す断面図である。 ２０１・・・・・・Ｐ型シリコン基板、２０２・・・・
Ｎ＋型埋込層、２０３・・・・・Ｎ型エピタキシャル層
、２０４・・・・・・Ｐ型絶縁分離層％ ２０５・・・
・・絶縁酸化膜、２０６・・・・・・Ｐ型ＮＰＮ）ラン
ジスタベース領Ｍ、２０７・・・・・Ｎ型ＮＰＮトラニ
／ジスタエミツタおよびコレクタ領域、２０８・・・・
多結晶シリコン抵抗、２０９・・・・・・絶縁酸化膜、
２１０・・・・・・アルミニウム電極。 第３図ｔａ＋〜（ｆ）は本発明の一実施例をその製造工
程順に沿って示した断面図である。 ３０１・・・・Ｐ型シリコン基板、３０２・・・・Ｎ＋
型埋込層、３０３・・・・・絶縁ば化ノ俣、３０４・・
・・・多結晶シリコン、３０５・・・・・絶縁酸化ｊ摸
、３０６・・・・・チッ化膜、３０７・・・・絶縁酸化
膜％ ３０８・・・・・・開口部、３０９・・・・・・
選択エピタキシャル層、３１０・・・・絶縁酸化膜、３
１１・・・・・・Ｐ型ＮＰＮトランジスタベース領域、
３１２・・・・・Ｎ型ＮＰＮ）ランジスタエミッタ、コ
レクタ領域、３１３．、、、、・アルミニウム電極。
ある。 １０１ ・・・Ｐ型シリコン基板、１０２・・・・Ｎ＋
型埋込層、１０３・・・・・Ｎ型エピタキシャル層。 １０４・・・・・Ｐ型絶縁分離層、１０５・・・・Ｐ型
ＮＰＮトランジスタベース領域、及び抵抗領域、１０６
・・・・・・Ｎ型ＮＰＮトランジスタエミッタ、コレク
タ領域、１０７・・・・・・絶縁ば化膜、１０８・・・
・アルミニウム電極、 第２図は他の従来例を示す断面図である。 ２０１・・・・・・Ｐ型シリコン基板、２０２・・・・
Ｎ＋型埋込層、２０３・・・・・Ｎ型エピタキシャル層
、２０４・・・・・・Ｐ型絶縁分離層％ ２０５・・・
・・絶縁酸化膜、２０６・・・・・・Ｐ型ＮＰＮ）ラン
ジスタベース領Ｍ、２０７・・・・・Ｎ型ＮＰＮトラニ
／ジスタエミツタおよびコレクタ領域、２０８・・・・
多結晶シリコン抵抗、２０９・・・・・・絶縁酸化膜、
２１０・・・・・・アルミニウム電極。 第３図ｔａ＋〜（ｆ）は本発明の一実施例をその製造工
程順に沿って示した断面図である。 ３０１・・・・Ｐ型シリコン基板、３０２・・・・Ｎ＋
型埋込層、３０３・・・・・絶縁ば化ノ俣、３０４・・
・・・多結晶シリコン、３０５・・・・・絶縁酸化ｊ摸
、３０６・・・・・チッ化膜、３０７・・・・絶縁酸化
膜％ ３０８・・・・・・開口部、３０９・・・・・・
選択エピタキシャル層、３１０・・・・絶縁酸化膜、３
１１・・・・・・Ｐ型ＮＰＮトランジスタベース領域、
３１２・・・・・Ｎ型ＮＰＮ）ランジスタエミッタ、コ
レクタ領域、３１３．、、、、・アルミニウム電極。
Claims (1)
- 半導体基板上にこれとは絶縁されて形成されたｌ結晶半
導体による抵抗体と、前記半導体基板上にこれと接して
形成された単結晶半導体領域であってその中に素子領域
が形成された単結晶２１を導体領域とを有することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22581883A JPS60117764A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22581883A JPS60117764A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60117764A true JPS60117764A (ja) | 1985-06-25 |
| JPH0228267B2 JPH0228267B2 (ja) | 1990-06-22 |
Family
ID=16835276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22581883A Granted JPS60117764A (ja) | 1983-11-30 | 1983-11-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60117764A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165167A (ja) * | 1987-12-22 | 1989-06-29 | Mitsubishi Electric Corp | 半導体装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156455U (ja) * | 1977-05-12 | 1977-11-28 | ||
| JPS5476677U (ja) * | 1977-11-11 | 1979-05-31 |
-
1983
- 1983-11-30 JP JP22581883A patent/JPS60117764A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52156455U (ja) * | 1977-05-12 | 1977-11-28 | ||
| JPS5476677U (ja) * | 1977-11-11 | 1979-05-31 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01165167A (ja) * | 1987-12-22 | 1989-06-29 | Mitsubishi Electric Corp | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0228267B2 (ja) | 1990-06-22 |
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