JPS60115243A - モノリシック集積回路 - Google Patents
モノリシック集積回路Info
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- JPS60115243A JPS60115243A JP58223707A JP22370783A JPS60115243A JP S60115243 A JPS60115243 A JP S60115243A JP 58223707 A JP58223707 A JP 58223707A JP 22370783 A JP22370783 A JP 22370783A JP S60115243 A JPS60115243 A JP S60115243A
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- 239000004065 semiconductor Substances 0.000 claims description 3
- 239000000758 substrate Substances 0.000 claims description 3
- 230000001052 transient effect Effects 0.000 abstract description 33
- 230000010355 oscillation Effects 0.000 abstract description 12
- 230000006641 stabilisation Effects 0.000 abstract description 3
- 238000011105 stabilization Methods 0.000 abstract description 3
- 210000004027 cell Anatomy 0.000 description 65
- 238000000034 method Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 230000002265 prevention Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000003491 array Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 3
- 241000981595 Zoysia japonica Species 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 238000003780 insertion Methods 0.000 description 1
- 230000037431 insertion Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000002269 spontaneous effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11801—Masterslice integrated circuits using bipolar technology
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- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はモノリシック集積回路に関し、特にゲート・ア
レイ型マスタスライス方式のモノリシック集積回路に関
する。
レイ型マスタスライス方式のモノリシック集積回路に関
する。
従来、ゲート・アレイ型マスタスライス方式の集積回路
（以後ゲート・アレイと記す）では、通常、基本論理回
路構成に必要な基本素子群を収納した単位機能セル（以
後セルと記す）をマトリックス状にアレイ配置したセル
・プレイ部を有するゲート・プレイ基板を配線工程前の
段階まで予め作製しておき、特定の機能を有する集積回
路を作ろうとするときは、配線工程において必要に応じ
てセル内素子間およびセル間の配線パターンを布設し、
所望の論理機能を有する集積回路を実現する。
（以後ゲート・アレイと記す）では、通常、基本論理回
路構成に必要な基本素子群を収納した単位機能セル（以
後セルと記す）をマトリックス状にアレイ配置したセル
・プレイ部を有するゲート・プレイ基板を配線工程前の
段階まで予め作製しておき、特定の機能を有する集積回
路を作ろうとするときは、配線工程において必要に応じ
てセル内素子間およびセル間の配線パターンを布設し、
所望の論理機能を有する集積回路を実現する。
例えば、ＣＭＬ （Ｃｕｒｒｅｎｔ Ｍｏｄｅ Ｌｏｇ
ｉｃ ）回路を基本回路とする集積回路では、通常、カ
レント・スイッチを行なう複数のトランジスタのＰも１
個のトランジスタのベース端子に比較基準電位（以後Ｖ
ＲＥＦと記す）を供給するが、基準電位Ｖ ＲＥＦを
供給したトランジスタのスイッチング時に■ＲＥＦ供給
配線上に過渡的な電位変動が生じ、スイッチ７７時間は
不安定になり、回路は発振し易くなるという問題がある
。
ｉｃ ）回路を基本回路とする集積回路では、通常、カ
レント・スイッチを行なう複数のトランジスタのＰも１
個のトランジスタのベース端子に比較基準電位（以後Ｖ
ＲＥＦと記す）を供給するが、基準電位Ｖ ＲＥＦを
供給したトランジスタのスイッチング時に■ＲＥＦ供給
配線上に過渡的な電位変動が生じ、スイッチ７７時間は
不安定になり、回路は発振し易くなるという問題がある
。
通常、ゲート・アレイでは、セル・プレイ部の、外部に
設けられた固定電位発生回路あるいは外部端子より供給
される固定電位を、セル・アレイ部内のセル間に布設さ
れた固定配線を介して各セルへ供給する構成をとってい
る。ここでいう固定配線とはセル内に常に配置された配
線で、論理回路を形成するための配線パターン変更に関
係しない配線をいう。
設けられた固定電位発生回路あるいは外部端子より供給
される固定電位を、セル・アレイ部内のセル間に布設さ
れた固定配線を介して各セルへ供給する構成をとってい
る。ここでいう固定配線とはセル内に常に配置された配
線で、論理回路を形成するための配線パターン変更に関
係しない配線をいう。
０Ｍ１回路を基本回路とするゲート・アレイ（−以後ｅ
ＭＬゲート・アレイと記す）においてもＶ ＲＥＦ発生
回路は通常セル・プレイ部の外部に設けられる。ＣＭＬ
ゲート・アレイもゲート規模の拡大が進んでおり、それ
に伴ないセル・アレイ部内のセル間に布設される固定電
位供給配線長はのび、１本の固定電位供給配線における
電位供給対象負荷数も増加している。ＣＭＬゲート・ア
レイにおいてはｖＲＥＦ供給用固定配線上の配線を流れ
る過渡電流と配線抵抗による過渡的な電位変動値が大き
くなるという問題が生じて来ている。
ＭＬゲート・アレイと記す）においてもＶ ＲＥＦ発生
回路は通常セル・プレイ部の外部に設けられる。ＣＭＬ
ゲート・アレイもゲート規模の拡大が進んでおり、それ
に伴ないセル・アレイ部内のセル間に布設される固定電
位供給配線長はのび、１本の固定電位供給配線における
電位供給対象負荷数も増加している。ＣＭＬゲート・ア
レイにおいてはｖＲＥＦ供給用固定配線上の配線を流れ
る過渡電流と配線抵抗による過渡的な電位変動値が大き
くなるという問題が生じて来ている。
第１図は従来の０Ｍ１回路の一例の回路図である。
第１図において、トランジスタＱ１□ のベース端子ｌ
Ｏには入力信号電位が印加され、トランジスタＱ１２
のベース端子１５は発振防止抵抗Ｒ□５を経由し第１の
固定電位としての基準電位Ｖ ＲＥＦを供給するＶ Ｒ
Ｆ！Ｆ供給用セル内固定配線１２に接続し、トランジス
タＱｌｌとトランジスタＱ１２の間でカレントスイッチ
を構成している。トランジスタＱｌｌ のコレクタ端子
１８は抵抗Ｒ１１を、またトランジスタＱ１２ のコレ
クタ端子１９は抵抗Ｒ１２を経由し第２の固定電位とし
ての最高電位（以後ＶＣＣと記す）を供給する■ｃｃ供
給用セル内固定配線１１に接続している。定電流発生用
トランジスタＱ１３ のベース端子１６は発振防止抵抗
Ｒ１４を経由して定電流源用定電圧（以後ＶＣ８と記す
）供給用セル内固定配線１３に接続し、エミッタ端子１
７は抵抗Ｒ□３ を経由して最低電位（以後ｖ０と記す
）供給用セル内固定配線１４に接続している。またＶＣ
Ｃ供給用セル内固定配＃！１１には配線抵抗几１．が、
■Ｒ）ｉ、Ｆ供給剤セル内固定配線１２には配線抵抗几
□７が、ＶＣ８供給用セル内固定配線１３には配線抵抗
Ｒ１６が％ ＶＩｌｉＥ供給用セル内固定配４１ｊ！１
４には配線抵抗Ｒ’ｉｓｔ が存在している。
Ｏには入力信号電位が印加され、トランジスタＱ１２
のベース端子１５は発振防止抵抗Ｒ□５を経由し第１の
固定電位としての基準電位Ｖ ＲＥＦを供給するＶ Ｒ
Ｆ！Ｆ供給用セル内固定配線１２に接続し、トランジス
タＱｌｌとトランジスタＱ１２の間でカレントスイッチ
を構成している。トランジスタＱｌｌ のコレクタ端子
１８は抵抗Ｒ１１を、またトランジスタＱ１２ のコレ
クタ端子１９は抵抗Ｒ１２を経由し第２の固定電位とし
ての最高電位（以後ＶＣＣと記す）を供給する■ｃｃ供
給用セル内固定配線１１に接続している。定電流発生用
トランジスタＱ１３ のベース端子１６は発振防止抵抗
Ｒ１４を経由して定電流源用定電圧（以後ＶＣ８と記す
）供給用セル内固定配線１３に接続し、エミッタ端子１
７は抵抗Ｒ□３ を経由して最低電位（以後ｖ０と記す
）供給用セル内固定配線１４に接続している。またＶＣ
Ｃ供給用セル内固定配＃！１１には配線抵抗几１．が、
■Ｒ）ｉ、Ｆ供給剤セル内固定配線１２には配線抵抗几
□７が、ＶＣ８供給用セル内固定配線１３には配線抵抗
Ｒ１６が％ ＶＩｌｉＥ供給用セル内固定配４１ｊ！１
４には配線抵抗Ｒ’ｉｓｔ が存在している。
第２図はマスタスライス方式でゲート・アレイ型集積回
路を形成するときのセル・プレイの配置を説明するため
のレイアウト図である。
路を形成するときのセル・プレイの配置を説明するため
のレイアウト図である。
セル位置１〜９には単位機能をもったセルが形成される
。例えば、第１図に示す０Ｍ１回路を含むセルが形成さ
れる。■。。固定電位は供給源３１より固定電位供給用
固定配線４１を経由して各セルに供給される。各セル内
における固定電位供給用配線４１は第１図で示したＶＣ
Ｃ供給用セル内固定配線１１に相当する。同様にＶ Ｒ
ＩＣＦ固定電位は供給源３２より固定電位供給用固定配
線４２を経由して各セルに供給され、各セル内における
固。
。例えば、第１図に示す０Ｍ１回路を含むセルが形成さ
れる。■。。固定電位は供給源３１より固定電位供給用
固定配線４１を経由して各セルに供給される。各セル内
における固定電位供給用配線４１は第１図で示したＶＣ
Ｃ供給用セル内固定配線１１に相当する。同様にＶ Ｒ
ＩＣＦ固定電位は供給源３２より固定電位供給用固定配
線４２を経由して各セルに供給され、各セル内における
固。
定電位供給用配線４２は第１図で示したＶ ＲＫＦ供給
用セル内固定配線１２に相当する。ＶＣＩＩ 固定電位
は供給源３３より固定電位供給用固定配線４３を経由し
て各セルに供給され、各セル内における固定電位供給用
固定配線４３は第１図で示したＶＣ８供給用セル内固定
配線１３に相当する。Ｖ）ｌ 固定電位は供給源３４よ
り固定電位供給用固定配線４４を経由して各セルに供給
され、各セル内における固定電位供給用固定配線４４は
第１図で示した■■供供給用セル面固定配線１４相当す
る。
用セル内固定配線１２に相当する。ＶＣＩＩ 固定電位
は供給源３３より固定電位供給用固定配線４３を経由し
て各セルに供給され、各セル内における固定電位供給用
固定配線４３は第１図で示したＶＣ８供給用セル内固定
配線１３に相当する。Ｖ）ｌ 固定電位は供給源３４よ
り固定電位供給用固定配線４４を経由して各セルに供給
され、各セル内における固定電位供給用固定配線４４は
第１図で示した■■供供給用セル面固定配線１４相当す
る。
第１図において、ｖ０２供給側トランジスタＱ□２がオ
ンする場合、ベース端給１５には付加容量を充電するた
めの過渡電流が流れ、その後、定常的なベース電流が流
れる。該過渡電流はセル外のＶＲＥＦの供給源よりＶ
ＢＩＰ供給用セル内固定配線１２を経由して供給される
ため、該固定配線上には該過渡電流が流れる経路上の配
線抵抗により過渡的な電位変動が生ずる。
ンする場合、ベース端給１５には付加容量を充電するた
めの過渡電流が流れ、その後、定常的なベース電流が流
れる。該過渡電流はセル外のＶＲＥＦの供給源よりＶ
ＢＩＰ供給用セル内固定配線１２を経由して供給される
ため、該固定配線上には該過渡電流が流れる経路上の配
線抵抗により過渡的な電位変動が生ずる。
第２図を用いて説明すると、第１図に示すセル構成を持
つセルがセル位置１〜セル位置９に存在し、セル位置５
に配置されたセル内のトランジスタＱ１ｇのみがオンす
る場合％ｖＲＥＦ の供給源３２よυセル位置５に達す
る間の固定電位供給用固定配縁４２上には、過渡電流に
より経由する配線抵抗分に見合った過渡的な電位変動が
生ずることになる。また、セル位置５からセル位置９ま
での区間の固定電位供給用固定配線４２上にはセル位置
５における過渡的な電位変動値にほぼ等しい電位変動が
伝搬することになる。このように、第１図で示す従来例
のセル構成でＣＭＬゲート・アレイを構成した場合５ｖ
ＲＥＦ用固定電位供給用固定配置１系列上に連なった負
荷トランジスタの内１個のトランジスタのみがオンする
場合にも該系列上の全負荷トランジスタの各ベース端子
におけるＶ ＲＩＦ電位に過渡的な電位変動が現われる
。
つセルがセル位置１〜セル位置９に存在し、セル位置５
に配置されたセル内のトランジスタＱ１ｇのみがオンす
る場合％ｖＲＥＦ の供給源３２よυセル位置５に達す
る間の固定電位供給用固定配縁４２上には、過渡電流に
より経由する配線抵抗分に見合った過渡的な電位変動が
生ずることになる。また、セル位置５からセル位置９ま
での区間の固定電位供給用固定配線４２上にはセル位置
５における過渡的な電位変動値にほぼ等しい電位変動が
伝搬することになる。このように、第１図で示す従来例
のセル構成でＣＭＬゲート・アレイを構成した場合５ｖ
ＲＥＦ用固定電位供給用固定配置１系列上に連なった負
荷トランジスタの内１個のトランジスタのみがオンする
場合にも該系列上の全負荷トランジスタの各ベース端子
におけるＶ ＲＩＦ電位に過渡的な電位変動が現われる
。
ゲート・アレイの規模が拡大し、固定電位供給用固定配
線１系列上に連なる全負荷数が増大し、また固定電位供
給用固定配線長がのびてその配線抵抗が増大すると該過
渡的な電位変動値はより大きな値となって現われる。過
渡的に大きな電位変動がＶ ＢＩＰ供給配綜上に生ずる
と、オンしようとした負荷トランジスタ自体は充分遊充
電電流を得られす、カレントスイッチのスイッチングが
遅れることになり、該当ゲートのゲート遅姑が大きくな
るという問題が生ずる。また、ＶＲＥＦの過渡的な電位
変動は、０Ｍ１回路の発振を誘発する場合がある。さら
にまた、高速動作する０Ｍ１回路においては、過渡的な
電位変動による誤動作が発生する場合がある。このよう
に％ ＶＲＥＦの固定電位に過渡的な電位変動が発生す
ることは０Ｍ１回路において大きな問題である。
線１系列上に連なる全負荷数が増大し、また固定電位供
給用固定配線長がのびてその配線抵抗が増大すると該過
渡的な電位変動値はより大きな値となって現われる。過
渡的に大きな電位変動がＶ ＢＩＰ供給配綜上に生ずる
と、オンしようとした負荷トランジスタ自体は充分遊充
電電流を得られす、カレントスイッチのスイッチングが
遅れることになり、該当ゲートのゲート遅姑が大きくな
るという問題が生ずる。また、ＶＲＥＦの過渡的な電位
変動は、０Ｍ１回路の発振を誘発する場合がある。さら
にまた、高速動作する０Ｍ１回路においては、過渡的な
電位変動による誤動作が発生する場合がある。このよう
に％ ＶＲＥＦの固定電位に過渡的な電位変動が発生す
ることは０Ｍ１回路において大きな問題である。
従来、過渡的な電位変動が生じても回路の発振に到らな
いように０Ｍ１回路では、第１図で示すように％ ＶＲ
ＥＦ供給側トランジスタＱ１２ のベース端子１５を、
直前に発振防止抵抗Ｒ□５を介在させてＶ ＲＥＦ供給
用セルセル定配線１２に接続する手段をとっていた。
いように０Ｍ１回路では、第１図で示すように％ ＶＲ
ＥＦ供給側トランジスタＱ１２ のベース端子１５を、
直前に発振防止抵抗Ｒ□５を介在させてＶ ＲＥＦ供給
用セルセル定配線１２に接続する手段をとっていた。
しかし、この手段は、ｖＲＥＦ供給側トランジスタＱｕ
のベース応答時間を遅らせてしまい、ゲート遅延が増
えるという第１の欠点があった。また、従来、過渡的な
基準電位ＶＲＥＦの電位変動を小さくする第１の手段と
して、過渡電流を小ざくするため、ＣＭＬの基本ゲート
電流自体を小さくしてしまう方法がとられたが、この第
１の手段を用いるとＣＭＬゲートの高速化を計９難くな
るという第２の欠点があった。過渡的なＶ ＲＩＣＦの
電位変動を小さくする従来の第２の手段として固定電位
供給用固定配線のもつ配線抵抗を低減するため、固定電
位供給用固定配線の配線幅を拡げる方法があった。しか
し、第２の手段を用いる場合、ＣＭＬゲートアレイのゲ
ート規模拡大とともに必要とする固定電位供給用固定配
線の配線幅も大きくなるという第３の欠点があった。
のベース応答時間を遅らせてしまい、ゲート遅延が増
えるという第１の欠点があった。また、従来、過渡的な
基準電位ＶＲＥＦの電位変動を小さくする第１の手段と
して、過渡電流を小ざくするため、ＣＭＬの基本ゲート
電流自体を小さくしてしまう方法がとられたが、この第
１の手段を用いるとＣＭＬゲートの高速化を計９難くな
るという第２の欠点があった。過渡的なＶ ＲＩＣＦの
電位変動を小さくする従来の第２の手段として固定電位
供給用固定配線のもつ配線抵抗を低減するため、固定電
位供給用固定配線の配線幅を拡げる方法があった。しか
し、第２の手段を用いる場合、ＣＭＬゲートアレイのゲ
ート規模拡大とともに必要とする固定電位供給用固定配
線の配線幅も大きくなるという第３の欠点があった。
本発明の目的は、上記第１〜第３の欠点を除去し、安定
した固定電位を供給することにより誤動作を防止し、大
規模ゲート・プレイにおいてのゲート動作の高速化並び
に安定化を計り、電気的特性を向上せしめたモノリシッ
ク集積回路を提供することにある。
した固定電位を供給することにより誤動作を防止し、大
規模ゲート・プレイにおいてのゲート動作の高速化並び
に安定化を計り、電気的特性を向上せしめたモノリシッ
ク集積回路を提供することにある。
本発明のモノリシック集積回路は、単位機能セルを複数
個アレイ状に並べて半導体基板に形成し、配線パターン
の変更により各種論理回路を構成し得るゲート・アレイ
型マスタスライス方式のモノリシック集積回路にお２い
て、前記単位機能セル内で第１の固定電位が印加される
第１の固定配線と、第２の固定電位が印加される第２の
固定配線とが容量素子を介して接続されることにより構
成される。
個アレイ状に並べて半導体基板に形成し、配線パターン
の変更により各種論理回路を構成し得るゲート・アレイ
型マスタスライス方式のモノリシック集積回路にお２い
て、前記単位機能セル内で第１の固定電位が印加される
第１の固定配線と、第２の固定電位が印加される第２の
固定配線とが容量素子を介して接続されることにより構
成される。
この構成にすることにより、ＣＭＬゲート・アレイにお
いてはゲート遅延如安定し、かつ素子の持つ能力を最大
限活かしたゲート遅延速度を得ることが可能となる。
いてはゲート遅延如安定し、かつ素子の持つ能力を最大
限活かしたゲート遅延速度を得ることが可能となる。
次に、本発明の実施例について図面を８照して説明する
。
。
第３図は本発明の一実施例の回路図である。
この実施例は、第１図に示した０Ｍ１回路と同様に、０
Ｍ１回路を半導体基板に実現したものである。ゲート・
アレイはこの０Ｍ１回路を基本回路として単位機能セル
を構成し、このセルを、第２図に示したレイアウトに従
って、アレイ状に並べることによりゲートアレイが構成
される。
Ｍ１回路を半導体基板に実現したものである。ゲート・
アレイはこの０Ｍ１回路を基本回路として単位機能セル
を構成し、このセルを、第２図に示したレイアウトに従
って、アレイ状に並べることによりゲートアレイが構成
される。
この実施例において、第１の固定電位としての基準電位
Ｖ ＲＥＦを供給するためのＶ ＲＥＦ供給供給用セル
室固定配線１２２の固定電位としての最高電位ＶＣＣを
供給するＶＣＣＣＣ供給用セル足固定配線１１間に容ｔ
Ｃ□を接続しである。このことが本発明の特徴である。
Ｖ ＲＥＦを供給するためのＶ ＲＥＦ供給供給用セル
室固定配線１２２の固定電位としての最高電位ＶＣＣを
供給するＶＣＣＣＣ供給用セル足固定配線１１間に容ｔ
Ｃ□を接続しである。このことが本発明の特徴である。
容量Ｃ□を付加したことによりｓ ■ＲＩＦ供給側トラ
ンジスタＱｚｚ のベース端子１５が直接にＶ Ｒｆｆ
ｉＦ供給用セ供給用セル線固定配線１２きるようになる
。即ち、第１図の従来例で用いた発振防止抵抗Ｒ１ｓが
不要となる。
ンジスタＱｚｚ のベース端子１５が直接にＶ Ｒｆｆ
ｉＦ供給用セ供給用セル線固定配線１２きるようになる
。即ち、第１図の従来例で用いた発振防止抵抗Ｒ１ｓが
不要となる。
このような構成にすると、過渡電流は、その過渡時にお
いて、その多くをセル内に設置された容量Ｃ１より供給
される点が第１図に示した従来例と大きく異なる点であ
る。トランジスタＱ□、がオンする場合、ベース端子１
５には付加の容量Ｃ１を充電するための過渡電流が流れ
るが、過渡電流が流れ終った後は従来例と同様に定常的
なベース電流が流れる。容量Ｃ１は、ＰＮ接合で形成す
ることができる。
いて、その多くをセル内に設置された容量Ｃ１より供給
される点が第１図に示した従来例と大きく異なる点であ
る。トランジスタＱ□、がオンする場合、ベース端子１
５には付加の容量Ｃ１を充電するための過渡電流が流れ
るが、過渡電流が流れ終った後は従来例と同様に定常的
なベース電流が流れる。容量Ｃ１は、ＰＮ接合で形成す
ることができる。
次に、第２図を用いて、この実施例の過渡状態を更に詳
しく説明する。
しく説明する。
トランジスタＱ１□ のみがオンする場合、先ず過渡電
流はＶ ＲＥＦの供給源３２より電流を引くが、供給源
３２からセル位置５に達する区間の固定電位供給用固定
配線４２上の配線抵抗によりセル位置５におけるＶ Ｒ
ＩＦの電位変動が始まると同時にセル位置５のセル内に
ある第２図で示す容量Ｃ□より充電されていた電荷が放
出され始める。過渡電流値が大きく更にＶＲＥＦの電位
変動が進んだ場合には、隣接して設置されたセル位置４
およびセル位置６内に設置されている容量よシの電荷放
出が開始される。このように、定常状態のうちに各セル
内の容量Ｃ１及び隣接セル内の容量による放電により、
ゲート・プレイのセルアレイ部におけるｖＲＫＦの過渡
的な電位変動を極めて小さくすることが可能となる。ま
た％ ＶＲＥＦの過渡的な電位変動が極めて小さくなる
ため、各セル内のトランジスタＱ五ｚ のベース端子１
５に供給されるＶ ＲＥＦが安定し電位変動によ、９Ｃ
ＭＬ回路の発振が誘発される恐れがなくなるため、第３
図で示したように、トランジスタＱ１２ のベース端子
１５とＶ ＲＥＦ供給供給用セル室固定配線１２間に発
振防止抵抗Ｒ１，を介在させる必要がなくなる。これに
より発振防止抵抗Ｒ１１ｉ の挿入によるＶ ＲＥＦ供
給側トランジスタＱｚｚ のベース応答時間の遅れの問
題がなくなる。
流はＶ ＲＥＦの供給源３２より電流を引くが、供給源
３２からセル位置５に達する区間の固定電位供給用固定
配線４２上の配線抵抗によりセル位置５におけるＶ Ｒ
ＩＦの電位変動が始まると同時にセル位置５のセル内に
ある第２図で示す容量Ｃ□より充電されていた電荷が放
出され始める。過渡電流値が大きく更にＶＲＥＦの電位
変動が進んだ場合には、隣接して設置されたセル位置４
およびセル位置６内に設置されている容量よシの電荷放
出が開始される。このように、定常状態のうちに各セル
内の容量Ｃ１及び隣接セル内の容量による放電により、
ゲート・プレイのセルアレイ部におけるｖＲＫＦの過渡
的な電位変動を極めて小さくすることが可能となる。ま
た％ ＶＲＥＦの過渡的な電位変動が極めて小さくなる
ため、各セル内のトランジスタＱ五ｚ のベース端子１
５に供給されるＶ ＲＥＦが安定し電位変動によ、９Ｃ
ＭＬ回路の発振が誘発される恐れがなくなるため、第３
図で示したように、トランジスタＱ１２ のベース端子
１５とＶ ＲＥＦ供給供給用セル室固定配線１２間に発
振防止抵抗Ｒ１，を介在させる必要がなくなる。これに
より発振防止抵抗Ｒ１１ｉ の挿入によるＶ ＲＥＦ供
給側トランジスタＱｚｚ のベース応答時間の遅れの問
題がなくなる。
以上説明したように、大規模のＣＭＬゲート・アレイに
おいてもｓ ｖＲＫＦ電位をセル・アレイ内部において
安定化でき、それにより、ＣＭＬ回路の高速化、ゲート
遅延速度の安定化、による電気的特性の向上を計ること
ができる。
おいてもｓ ｖＲＫＦ電位をセル・アレイ内部において
安定化でき、それにより、ＣＭＬ回路の高速化、ゲート
遅延速度の安定化、による電気的特性の向上を計ること
ができる。
上記実施例の説明においては、ＣＭＬゲート・アレイ内
のＶ ＲＥＦを用いて電位安定化の説明を行なったがｓ
■ｃ８ の電位安定化等信の固定電位に対しても本発明
が適用可能なことはいうまでもない。
のＶ ＲＥＦを用いて電位安定化の説明を行なったがｓ
■ｃ８ の電位安定化等信の固定電位に対しても本発明
が適用可能なことはいうまでもない。
上記実施例の説明は、ＣＭＬ回路で行ったが、本発明は
これに限定されず、他の論理機能を有する回路について
も適用できるものである。
これに限定されず、他の論理機能を有する回路について
も適用できるものである。
以上詳細に説明したように、本発明によれば、大規模ゲ
ート・プレイにおいてのゲート動作の高速化並びに安定
化を計り、誤動作を防止し、電気的特性を向上せしめた
モノリシック集積回路を得ることができる。
ート・プレイにおいてのゲート動作の高速化並びに安定
化を計り、誤動作を防止し、電気的特性を向上せしめた
モノリシック集積回路を得ることができる。
第１図は従来のＣＭＬ回路の一例の回路図、第２図はマ
スタースライス方式でゲート・アレイ型集積回路を形成
するときのセル・アレイの配置を・説明するためのレイ
アウト図、第３図は本発明の一実施例の回路図である。 １〜９・・・・・・セル位［，１０・・・・・・ベース
端子、１１〜１４・・・・・・固定電位供給用セル内固
定配線、１５゜１６・・・・・・ベース１ｍ子ｓ １７
・・・・・・エミッタ端子、１８゜１９・・・・・・コ
レクタ端子、３１，３２，３３，３４・・・・・・固定
電位供給源、４１，４２，４３，４４°°゛・・・固定
電位供給用固定配線、ＣＩ・・・・・・容量％Ｑ１１＋
Ｑ１１！、Ｑよ、・・・・・・トランジスタ、Ｒ１１１
，Ｒ１１２゜Ｒ１３・・・・・・抵抗、Ｒ□４．Ｒ１１
１・・・・・・発振防止抵抗、Ｒ１１１ｅ Ｒ１７ｅ
”□ｌｌｔ”１Ｇ・・・・・・配線抵抗、ＶＣＣ・・・
・・・最高電位、ｖｃ８・・・・・・定電流電源用定電
圧、ｖｏ・・・・・・最低電位ｂ■ＲＥＦ・・・・・・
基準電位。 ′Ｖ−２回 手続補正書（自発） ５９．３．２１ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２２３７０７
号２、発明の名称 モノリシック集積回路３、補正をす
る者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 ５．１ 明細１０発明の詳細な説明の欄５．２ 図面 ６、補正の内容 ６．１ 明細書の第６頁、第１０行 「・・・・・・ベース端給１５・・・・・・」とあるの
を「・・・・・・ペース端子１５・・・・・・」と補正
する。 ６．２ 明細書の第１１頁、第１３行乃至第１８行Ｆ大
きく異なる点である。・・・・・・ことができる。」と
あるのを ［大きく異なる点である。容量Ｃ１は、ＰＮ接合で形成
する仁とｊＸできる。従来例と同様に、トランジスタＱ
ｕがオンする場合、ベース端子１５には一付加容量を充
電するための過渡電流が流れ、過渡電流が流ｎ終り人後
は定常的なベース電流が流詐る。］ と補正する。 ６．３ 図面 第１図を別紙図面Ｏ通カ補正する。
スタースライス方式でゲート・アレイ型集積回路を形成
するときのセル・アレイの配置を・説明するためのレイ
アウト図、第３図は本発明の一実施例の回路図である。 １〜９・・・・・・セル位［，１０・・・・・・ベース
端子、１１〜１４・・・・・・固定電位供給用セル内固
定配線、１５゜１６・・・・・・ベース１ｍ子ｓ １７
・・・・・・エミッタ端子、１８゜１９・・・・・・コ
レクタ端子、３１，３２，３３，３４・・・・・・固定
電位供給源、４１，４２，４３，４４°°゛・・・固定
電位供給用固定配線、ＣＩ・・・・・・容量％Ｑ１１＋
Ｑ１１！、Ｑよ、・・・・・・トランジスタ、Ｒ１１１
，Ｒ１１２゜Ｒ１３・・・・・・抵抗、Ｒ□４．Ｒ１１
１・・・・・・発振防止抵抗、Ｒ１１１ｅ Ｒ１７ｅ
”□ｌｌｔ”１Ｇ・・・・・・配線抵抗、ＶＣＣ・・・
・・・最高電位、ｖｃ８・・・・・・定電流電源用定電
圧、ｖｏ・・・・・・最低電位ｂ■ＲＥＦ・・・・・・
基準電位。 ′Ｖ−２回 手続補正書（自発） ５９．３．２１ 昭和 年 月 日 １、事件の表示 昭和５８年 特許 願第２２３７０７
号２、発明の名称 モノリシック集積回路３、補正をす
る者 事件との関係 出 願 人 東京都港区芝五丁目３３番１号 ４、代理人 〒１０８ 東京都港区芝五丁目３７番８号 住人三田ビ
ル５、補正の対象 ５．１ 明細１０発明の詳細な説明の欄５．２ 図面 ６、補正の内容 ６．１ 明細書の第６頁、第１０行 「・・・・・・ベース端給１５・・・・・・」とあるの
を「・・・・・・ペース端子１５・・・・・・」と補正
する。 ６．２ 明細書の第１１頁、第１３行乃至第１８行Ｆ大
きく異なる点である。・・・・・・ことができる。」と
あるのを ［大きく異なる点である。容量Ｃ１は、ＰＮ接合で形成
する仁とｊＸできる。従来例と同様に、トランジスタＱ
ｕがオンする場合、ベース端子１５には一付加容量を充
電するための過渡電流が流れ、過渡電流が流ｎ終り人後
は定常的なベース電流が流詐る。］ と補正する。 ６．３ 図面 第１図を別紙図面Ｏ通カ補正する。
Claims (2)
- （１）単位機能セルを複数個プレイ状に並べて半導体基
板に形成し、配線パターンの変更により各種論理回路を
構成し得るゲート・プレイ型マスタスライス方式のモノ
リシック集積回路において、前記単位機能セル内で第１
の固定電位が印加される第１の固定配線と、第２の固定
電位が印加される第２の固定配線とが、容量素子を介し
て接続されていることを特徴とするモノリシック集積回
路。 - （２）容量素子がＰＮ接合で形成されて成る特許請求の
範囲第（１）項記載のモノリシック集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223707A JPS60115243A (ja) | 1983-11-28 | 1983-11-28 | モノリシック集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58223707A JPS60115243A (ja) | 1983-11-28 | 1983-11-28 | モノリシック集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60115243A true JPS60115243A (ja) | 1985-06-21 |
Family
ID=16802398
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58223707A Pending JPS60115243A (ja) | 1983-11-28 | 1983-11-28 | モノリシック集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60115243A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-11-28 JP JP58223707A patent/JPS60115243A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5780828A (en) * | 1980-11-07 | 1982-05-20 | Hitachi Ltd | Semiconductor integrated circuit device |
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