JPH0738388A - クロック発生回路 - Google Patents
クロック発生回路Info
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- JPH0738388A JPH0738388A JP5176530A JP17653093A JPH0738388A JP H0738388 A JPH0738388 A JP H0738388A JP 5176530 A JP5176530 A JP 5176530A JP 17653093 A JP17653093 A JP 17653093A JP H0738388 A JPH0738388 A JP H0738388A
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- Japan
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- circuit
- capacitor
- current source
- generation circuit
- constant current
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Abstract
(57)【要約】
【目的】LSIの外付け部品、外部基準信号源を必要と
せずに基準クロックを発生し、LSIコスト、システム
コストを低減し得るクロック発生回路を提供する。 【構成】容量値が等しい第1、第2のコンデンサC1、
C2と、定電流源回路10と、第1の切換制御信号によ
り第1のコンデンサを定電流源回路または基準電位に選
択的に接続する第1の切換回路SW1と、第2の切換制
御信号により第2のコンデンサを定電流源回路または基
準電位に選択的に接続する第2の切換回路SW2と、第
1のコンデンサおよび第2のコンデンサを交互に定電流
源回路に接続し、第1または第2のコンデンサの充電電
圧が所定電圧に達する毎に第1の切換回路および第2の
切換回路を制御する制御回路16とを具備することを特
徴とする。
せずに基準クロックを発生し、LSIコスト、システム
コストを低減し得るクロック発生回路を提供する。 【構成】容量値が等しい第1、第2のコンデンサC1、
C2と、定電流源回路10と、第1の切換制御信号によ
り第1のコンデンサを定電流源回路または基準電位に選
択的に接続する第1の切換回路SW1と、第2の切換制
御信号により第2のコンデンサを定電流源回路または基
準電位に選択的に接続する第2の切換回路SW2と、第
1のコンデンサおよび第2のコンデンサを交互に定電流
源回路に接続し、第1または第2のコンデンサの充電電
圧が所定電圧に達する毎に第1の切換回路および第2の
切換回路を制御する制御回路16とを具備することを特
徴とする。
Description
【0001】
【産業上の利用分野】本発明は、デジタルLSI(半導
体集積回路)などに設けられる発振回路に係り、特にコ
ンデンサの放電動作を利用したクロック発生回路に関す
る。
体集積回路)などに設けられる発振回路に係り、特にコ
ンデンサの放電動作を利用したクロック発生回路に関す
る。
【0002】
【従来の技術】デジタルLSIなどにおいては、LSI
を動作させる基準となる基準クロック(システムクロッ
ク、マスタークロックなど)を発生するクロック発生回
路を用いている。
を動作させる基準となる基準クロック(システムクロッ
ク、マスタークロックなど)を発生するクロック発生回
路を用いている。
【0003】このクロック発生回路として特に安定した
基準クロックを得る必要がある場合、従来は、図13に
示すように、LSIに外付けされる水晶振動子131を
用いた水晶発振回路をLSIチップ130上に設けてい
る。水晶振動子131は、機械的振動を行うので、素子
としての選択度Qが非常に高く、発振周波数が特に安定
である。また、水晶振動子131の代わりに、インダク
タ素子Lおよびキャパシタ素子Cを外付けしたLC発振
回路を用いることもある。
基準クロックを得る必要がある場合、従来は、図13に
示すように、LSIに外付けされる水晶振動子131を
用いた水晶発振回路をLSIチップ130上に設けてい
る。水晶振動子131は、機械的振動を行うので、素子
としての選択度Qが非常に高く、発振周波数が特に安定
である。また、水晶振動子131の代わりに、インダク
タ素子Lおよびキャパシタ素子Cを外付けしたLC発振
回路を用いることもある。
【0004】また、図14に示すように、位相検出回路
141、チャージポンプ・ローパスフィルタ142、V
CO(電圧制御発振回路)143、分周回路144をル
ープ状に接続したPLL(位相同期レープ)からなるク
ロック発生回路をLSIチップ上に設け、安定した基準
クロックを得る場合がある。この場合、PLLの位相基
準となる基準信号REFをLSI外部から供給する必要
がある。
141、チャージポンプ・ローパスフィルタ142、V
CO(電圧制御発振回路)143、分周回路144をル
ープ状に接続したPLL(位相同期レープ)からなるク
ロック発生回路をLSIチップ上に設け、安定した基準
クロックを得る場合がある。この場合、PLLの位相基
準となる基準信号REFをLSI外部から供給する必要
がある。
【0005】しかし、これらのクロック発生回路はいず
れもLSIの外付け部品あるいは外部基準信号源を必要
とするので、この外付け部品を接続するための外部端子
XI、XOあるいは外部信号源を接続するための外部端
子を、LSI本来の動作上では必要でないという意味で
余分に必要とする。
れもLSIの外付け部品あるいは外部基準信号源を必要
とするので、この外付け部品を接続するための外部端子
XI、XOあるいは外部信号源を接続するための外部端
子を、LSI本来の動作上では必要でないという意味で
余分に必要とする。
【0006】これによりLSIチップ上のパッド数が増
加し、LSIのチップサイズが増大し、LSIパッケー
ジの外部端子数が増大し、LSIのコストが上昇する。
また、LSIを用いたシステム全体としても、LSIの
他に、水晶振動子、LCなどの外付け部品あるいは外部
信号源を必要とするので、トータルコストが上昇する。
加し、LSIのチップサイズが増大し、LSIパッケー
ジの外部端子数が増大し、LSIのコストが上昇する。
また、LSIを用いたシステム全体としても、LSIの
他に、水晶振動子、LCなどの外付け部品あるいは外部
信号源を必要とするので、トータルコストが上昇する。
【0007】
【発明が解決しようとする課題】上記したように従来の
LSIに設けられるクロック発生回路は、LSIの外付
け部品あるいは外部基準信号源を必要とするので、LS
Iのコストが上昇するばかりでなく、LSIを用いたシ
ステム全体のトータルコストも上昇するという問題があ
った。
LSIに設けられるクロック発生回路は、LSIの外付
け部品あるいは外部基準信号源を必要とするので、LS
Iのコストが上昇するばかりでなく、LSIを用いたシ
ステム全体のトータルコストも上昇するという問題があ
った。
【0008】本発明は上記の問題点を解決すべくなされ
たもので、LSIの外付け部品あるいは外部基準信号源
を必要とせずに安定した基準クロックを発生でき、LS
IのコストおよびLSIを用いたシステム全体のコスト
を低減し得るクロック発生回路を提供することを目的と
する。
たもので、LSIの外付け部品あるいは外部基準信号源
を必要とせずに安定した基準クロックを発生でき、LS
IのコストおよびLSIを用いたシステム全体のコスト
を低減し得るクロック発生回路を提供することを目的と
する。
【0009】
【課題を解決するための手段】本発明のクロック発生回
路は、LSIチップ上に設けられ、それぞれの一端が基
準電位に接続された第1のコンデンサおよび第2のコン
デンサと、上記第1のコンデンサおよび第2のコンデン
サに流す電流を設定するために設けられた定電流源回路
と、前記第1のコンデンサの他端と前記定電流源回路の
出力ノードとの間に接続され、第1の切換制御信号によ
り制御され、前記第1のコンデンサの他端を前記定電流
源回路または前記基準電位に選択的に接続する第1の切
換回路と、前記第2のコンデンサの他端と定電流源回路
の出力ノードと前記の間に接続され、第2の切換制御信
号により制御され、前記第2のコンデンサの他端を前記
定電流源回路または前記基準電位に選択的に接続する第
2の切換回路と、前記第1のコンデンサおよび第2のコ
ンデンサを交互に前記第1の定電流源回路に接続し、上
記第1のコンデンサの充電電圧または第2のコンデンサ
の充電電圧が所定電圧に達する毎に前記第1の切換回路
および第2の切換回路を制御する制御回路とを具備する
ことを特徴とする。
路は、LSIチップ上に設けられ、それぞれの一端が基
準電位に接続された第1のコンデンサおよび第2のコン
デンサと、上記第1のコンデンサおよび第2のコンデン
サに流す電流を設定するために設けられた定電流源回路
と、前記第1のコンデンサの他端と前記定電流源回路の
出力ノードとの間に接続され、第1の切換制御信号によ
り制御され、前記第1のコンデンサの他端を前記定電流
源回路または前記基準電位に選択的に接続する第1の切
換回路と、前記第2のコンデンサの他端と定電流源回路
の出力ノードと前記の間に接続され、第2の切換制御信
号により制御され、前記第2のコンデンサの他端を前記
定電流源回路または前記基準電位に選択的に接続する第
2の切換回路と、前記第1のコンデンサおよび第2のコ
ンデンサを交互に前記第1の定電流源回路に接続し、上
記第1のコンデンサの充電電圧または第2のコンデンサ
の充電電圧が所定電圧に達する毎に前記第1の切換回路
および第2の切換回路を制御する制御回路とを具備する
ことを特徴とする。
【0010】
【作用】2つのコンデンサに対する回路接続が制御回路
により制御されることにより、2つのコンデンサが交互
に充電、放電を繰り返す動作(発振)が行われるので、
このコンデンサの充放電波形をパルス化すればクロック
信号が得られる。
により制御されることにより、2つのコンデンサが交互
に充電、放電を繰り返す動作(発振)が行われるので、
このコンデンサの充放電波形をパルス化すればクロック
信号が得られる。
【0011】このクロック発生回路は、LSIチップ上
に形成することが可能な素子で構成できるので、クロッ
ク発生回路の一部としてLSIの外付け部品あるいは外
部基準信号源を必要としなくなり、LSIのチップコス
ト、パッケージコストおよびLSIを用いたシステム全
体のコストを低減することが可能となる。
に形成することが可能な素子で構成できるので、クロッ
ク発生回路の一部としてLSIの外付け部品あるいは外
部基準信号源を必要としなくなり、LSIのチップコス
ト、パッケージコストおよびLSIを用いたシステム全
体のコストを低減することが可能となる。
【0012】また、クロック発生回路の一部として外部
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、LSIの高付加価値
化を図ることが可能になる。
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、LSIの高付加価値
化を図ることが可能になる。
【0013】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図1は、本発明のクロック発生回路の一実
施例を示すブロック図である。図1のクロック発生回路
はLSIチップ上に形成されており、第1のコンデンサ
C1および第2のコンデンサC2は、それぞれの容量値
が等しく、それぞれの一端が基準電位(接地電位Vss)
ノードに接続されている。
に説明する。図1は、本発明のクロック発生回路の一実
施例を示すブロック図である。図1のクロック発生回路
はLSIチップ上に形成されており、第1のコンデンサ
C1および第2のコンデンサC2は、それぞれの容量値
が等しく、それぞれの一端が基準電位(接地電位Vss)
ノードに接続されている。
【0014】第1の定電流源回路10は、上記第1のコ
ンデンサC1および第2のコンデンサC2に電流を流す
ために設けられており、その一端が電源電位Vccノード
に接続されている。
ンデンサC1および第2のコンデンサC2に電流を流す
ために設けられており、その一端が電源電位Vccノード
に接続されている。
【0015】第1の切換回路SW1は、前記第1の定電
流源回路10の出力ノードと前記第1のコンデンサの他
端(充放電ノード)との間に接続され、第1の切換制御
信号により制御され、第1のコンデンサC1の充放電ノ
ードを第1の定電流源回路10に接続する第1のスイッ
チ状態または前記基準電位Vssに選択的に接続する第2
のスイッチ状態になる。
流源回路10の出力ノードと前記第1のコンデンサの他
端(充放電ノード)との間に接続され、第1の切換制御
信号により制御され、第1のコンデンサC1の充放電ノ
ードを第1の定電流源回路10に接続する第1のスイッ
チ状態または前記基準電位Vssに選択的に接続する第2
のスイッチ状態になる。
【0016】第2の切換回路SW2は、前記第1の定電
流源回路10の出力ノードと前記第2のコンデンサC2
の他端(充放電ノード)との間に接続され、第2の切換
制御信号により制御され、第2のコンデンサC2の充放
電ノードを第1の定電流源回路10に接続する第1のス
イッチ状態または前記基準電位Vssに選択的に接続する
第2のスイッチ状態になる。
流源回路10の出力ノードと前記第2のコンデンサC2
の他端(充放電ノード)との間に接続され、第2の切換
制御信号により制御され、第2のコンデンサC2の充放
電ノードを第1の定電流源回路10に接続する第1のス
イッチ状態または前記基準電位Vssに選択的に接続する
第2のスイッチ状態になる。
【0017】また、前記第1のコンデンサC1の充放電
ノードは、第1の電圧比較回路11の正相入力端子
(+)に接続されており、前記第2のコンデンサC2の
充放電ノードは、第2の電圧比較回路12の正相入力端
子(+)に接続されている。
ノードは、第1の電圧比較回路11の正相入力端子
(+)に接続されており、前記第2のコンデンサC2の
充放電ノードは、第2の電圧比較回路12の正相入力端
子(+)に接続されている。
【0018】基準電圧発生回路13は、基準電流を流す
ための第2の定電流源回路14を有しており、この基準
電流に対応した所定の基準電圧Vref を発生し、これを
前記第1の電圧比較回路11の反転入力端子(−)およ
び前記第2の電圧比較回路12の反転入力端子(−)に
比較基準電圧として与える。この基準電圧発生回路13
の第2の定電流源回路14および前記第1の定電流源回
路10は、共通の電流源制御回路15により制御され
る。
ための第2の定電流源回路14を有しており、この基準
電流に対応した所定の基準電圧Vref を発生し、これを
前記第1の電圧比較回路11の反転入力端子(−)およ
び前記第2の電圧比較回路12の反転入力端子(−)に
比較基準電圧として与える。この基準電圧発生回路13
の第2の定電流源回路14および前記第1の定電流源回
路10は、共通の電流源制御回路15により制御され
る。
【0019】前記第1の電圧比較回路11の出力および
第2の電圧比較回路12の出力は、各対応してセット・
リセット型のフリップフロップ回路16のセット入力端
子S、リセット入力端子Rに供給される。そして、この
フリップフロップ回路16の相補的な出力(セット出力
Q、リセット出力/Q)は各対応して前記第2の切換制
御信号および第1の切換制御信号として供給される。
第2の電圧比較回路12の出力は、各対応してセット・
リセット型のフリップフロップ回路16のセット入力端
子S、リセット入力端子Rに供給される。そして、この
フリップフロップ回路16の相補的な出力(セット出力
Q、リセット出力/Q)は各対応して前記第2の切換制
御信号および第1の切換制御信号として供給される。
【0020】図2は、図1のクロック発生回路の動作例
を示すタイミング波形図である。次に、図1のクロック
発生回路の動作について、図2を参照しながら説明す
る。いま、フリップフロップ回路16のセット出力Q、
リセット出力/Qが各対応して“L”、“H”レベルに
なり、第1の切換回路SW1/第2の切換回路SW2が
対応して例えば第1のスイッチ状態/第2のスイッチ状
態に制御されるものとする。
を示すタイミング波形図である。次に、図1のクロック
発生回路の動作について、図2を参照しながら説明す
る。いま、フリップフロップ回路16のセット出力Q、
リセット出力/Qが各対応して“L”、“H”レベルに
なり、第1の切換回路SW1/第2の切換回路SW2が
対応して例えば第1のスイッチ状態/第2のスイッチ状
態に制御されるものとする。
【0021】上記第2の切換回路SW2が第2のスイッ
チ状態に制御された時、第2のコンデンサC2は直ちに
放電し、その充放電ノードの電圧Vbが基準電圧Vref
より低くなり、第2の電圧比較回路12の出力b´は
“L”レベルに戻る。
チ状態に制御された時、第2のコンデンサC2は直ちに
放電し、その充放電ノードの電圧Vbが基準電圧Vref
より低くなり、第2の電圧比較回路12の出力b´は
“L”レベルに戻る。
【0022】これに対して、上記第1の切換回路SW1
が第1のスイッチ状態に制御された時、第1のコンデン
サC1は充電され始め、その充放電ノードの電圧Vaが
次第に高くなる。そして、この電圧Vaが基準電圧Vre
f を越えると、第1の電圧比較回路11の出力a´が
“L”レベルから“H”レベルに反転する。
が第1のスイッチ状態に制御された時、第1のコンデン
サC1は充電され始め、その充放電ノードの電圧Vaが
次第に高くなる。そして、この電圧Vaが基準電圧Vre
f を越えると、第1の電圧比較回路11の出力a´が
“L”レベルから“H”レベルに反転する。
【0023】フリップフロップ回路16は、第1の電圧
比較回路11の出力a´および第2の電圧比較回路12
の出力b´がそれぞれ“L”レベルになっている時は、
セット出力Q、リセット出力/Qのレベルをそのまま保
持しているが、上記したような第1の電圧比較回路11
の出力a´の“L”レベルから“H”レベルへの変化を
受けて、セット出力Q、リセット出力/Qが各対応して
“H”、“L”レベルに反転する。
比較回路11の出力a´および第2の電圧比較回路12
の出力b´がそれぞれ“L”レベルになっている時は、
セット出力Q、リセット出力/Qのレベルをそのまま保
持しているが、上記したような第1の電圧比較回路11
の出力a´の“L”レベルから“H”レベルへの変化を
受けて、セット出力Q、リセット出力/Qが各対応して
“H”、“L”レベルに反転する。
【0024】これにより、第1の切換回路SW1/第2
の切換回路SW2はそれ以前とは逆のスイッチ状態、つ
まり、対応して第2のスイッチ状態/第1のスイッチ状
態に制御される。
の切換回路SW2はそれ以前とは逆のスイッチ状態、つ
まり、対応して第2のスイッチ状態/第1のスイッチ状
態に制御される。
【0025】すると、今度は、第1のコンデンサC1は
直ちに放電し、第2のコンデンサC2が充電され始め
る。そして、第1のコンデンサC1の充放電ノードの電
圧Vaが基準電圧Vref より低くなり、第1の電圧比較
回路11の出力a´は“L”レベルに戻る。
直ちに放電し、第2のコンデンサC2が充電され始め
る。そして、第1のコンデンサC1の充放電ノードの電
圧Vaが基準電圧Vref より低くなり、第1の電圧比較
回路11の出力a´は“L”レベルに戻る。
【0026】やがて、上記第2のコンデンサC2の充放
電ノードの電圧Vbが基準電圧Vref を越えると、第2
の電圧比較回路12の出力b´が“L”レベルから
“H”レベルに反転する。この変化を受けて、フリップ
フロップ回路16のセット出力Q、リセット出力/Qが
各対応して“L”、“H”レベルに反転する。
電ノードの電圧Vbが基準電圧Vref を越えると、第2
の電圧比較回路12の出力b´が“L”レベルから
“H”レベルに反転する。この変化を受けて、フリップ
フロップ回路16のセット出力Q、リセット出力/Qが
各対応して“L”、“H”レベルに反転する。
【0027】これにより、第1の切換回路SW1/第2
の切換回路SW2が再び対応して第1のスイッチ状態/
第2のスイッチ状態に制御され、第2のコンデンサC2
は直ちに放電し、第1のコンデンサC1が再び充電され
始める。
の切換回路SW2が再び対応して第1のスイッチ状態/
第2のスイッチ状態に制御され、第2のコンデンサC2
は直ちに放電し、第1のコンデンサC1が再び充電され
始める。
【0028】上記したような動作を繰り返すことによ
り、容量値が等しい2つのコンデンサC1、C2は交互
に充電、放電を繰り返す動作(発振)が行われ、このコ
ンデンサC1、C2の充放電波形をパルス化することに
より、フリップフロップ回路16のセット出力Qとして
クロック信号CKが得られる。
り、容量値が等しい2つのコンデンサC1、C2は交互
に充電、放電を繰り返す動作(発振)が行われ、このコ
ンデンサC1、C2の充放電波形をパルス化することに
より、フリップフロップ回路16のセット出力Qとして
クロック信号CKが得られる。
【0029】上記クロック発生回路の発振周波数fosc
は、コンデンサC1あるいはC2の充電が開始してから
基準電圧Vref まで充電されるのに要する時間をTで表
わすと、 fosc =1/2T …(1) となる。ここで、充電電流(第1の定電流源回路10の
電流)Iは一定であるので、時間Tに充電される電荷量
はQは、 Q=I・T …(2) となる。また、コンデンサC1、C2の容量値をそれぞ
れCで表わすと、 Q=C・Vref …(3) が成り立つ。
は、コンデンサC1あるいはC2の充電が開始してから
基準電圧Vref まで充電されるのに要する時間をTで表
わすと、 fosc =1/2T …(1) となる。ここで、充電電流(第1の定電流源回路10の
電流)Iは一定であるので、時間Tに充電される電荷量
はQは、 Q=I・T …(2) となる。また、コンデンサC1、C2の容量値をそれぞ
れCで表わすと、 Q=C・Vref …(3) が成り立つ。
【0030】従って、上式(2)、(3)より、 T=Q/I=C・Vref /I …(4) となる。上式(1)、(4)より、 fosc =I/2・C・Vref …(5) となる。
【0031】即ち、上記クロック発生回路は、LSIに
内蔵することが可能な回路や素子で構成できるので、ク
ロック発生回路の一部としてLSIの外付け部品あるい
は外部基準信号源を必要としなくなり、LSIのチップ
コスト、パッケージコストおよびLSIを用いたシステ
ム全体のコストを低減することが可能となる。
内蔵することが可能な回路や素子で構成できるので、ク
ロック発生回路の一部としてLSIの外付け部品あるい
は外部基準信号源を必要としなくなり、LSIのチップ
コスト、パッケージコストおよびLSIを用いたシステ
ム全体のコストを低減することが可能となる。
【0032】また、クロック発生回路の一部として外部
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、LSIの高付加価値
化を図ることが可能になる。
端子が不要となるので、この不要となった外部端子に他
の機能を割り当てるようにすれば、LSIの高付加価値
化を図ることが可能になる。
【0033】図3は、図1中の基準電圧発生回路13の
一具体例を示す回路図である。この基準電圧発生回路1
3は、VccノードとVssノードとの間に、第2の定電流
源回路14および抵抗素子31が直列に接続されてな
り、抵抗素子31の電圧降下VR が基準電圧Vref とし
て取り出されている。ここで、第2の定電流源回路14
の定電流をIr 、抵抗素子31の抵抗値をRで表わす
と、 Vref =VR =Ir ・R …(6) となる。
一具体例を示す回路図である。この基準電圧発生回路1
3は、VccノードとVssノードとの間に、第2の定電流
源回路14および抵抗素子31が直列に接続されてな
り、抵抗素子31の電圧降下VR が基準電圧Vref とし
て取り出されている。ここで、第2の定電流源回路14
の定電流をIr 、抵抗素子31の抵抗値をRで表わす
と、 Vref =VR =Ir ・R …(6) となる。
【0034】第2の定電流源回路14と前記第1の定電
流源回路10とは、電流源制御回路15からの出力によ
り共通に制御されているので、 Ir =k・I (kは定数) …(7) となる。上式(5)、(6)、(7)より、 fosc =I/2・C・Vref =I/2・C・k・I・R=1/2・k・C・R …(8) となる。
流源回路10とは、電流源制御回路15からの出力によ
り共通に制御されているので、 Ir =k・I (kは定数) …(7) となる。上式(5)、(6)、(7)より、 fosc =I/2・C・Vref =I/2・C・k・I・R=1/2・k・C・R …(8) となる。
【0035】従って、発振周波数fosc は、コンデンサ
C1、C2の容量値Cと、基準電圧発生回路13の抵抗
素子31の抵抗値Rのみによって決まり、その安定度
は、上記容量値Cと抵抗値Rに依存することになる。即
ち、上記発振周波数fosc は、前記第1の定電流源回路
10、第2の定電流源回路14の電流変動の影響を受け
ない。
C1、C2の容量値Cと、基準電圧発生回路13の抵抗
素子31の抵抗値Rのみによって決まり、その安定度
は、上記容量値Cと抵抗値Rに依存することになる。即
ち、上記発振周波数fosc は、前記第1の定電流源回路
10、第2の定電流源回路14の電流変動の影響を受け
ない。
【0036】ところで、上記容量値Cと抵抗値Rの変動
要因としては、LSIの製造プロセスのばらつきと電源
電圧依存性と温度依存性が考えられる。まず、温度依存
性については、容量値Cの温度依存性は小さいので無視
できるが、抵抗値Rの温度依存性は、抵抗素子31の種
類によっても異なるが、一般的に次式に示すような正の
温度依存性を持っている。
要因としては、LSIの製造プロセスのばらつきと電源
電圧依存性と温度依存性が考えられる。まず、温度依存
性については、容量値Cの温度依存性は小さいので無視
できるが、抵抗値Rの温度依存性は、抵抗素子31の種
類によっても異なるが、一般的に次式に示すような正の
温度依存性を持っている。
【0037】R=R0 {1+α(T−T0 )} (R0 はT0 =300°Kの時の抵抗値、α:温度係
数) …(9) となる。
数) …(9) となる。
【0038】従って、抵抗素子31の電圧降下VR のみ
で基準電圧Vref を生成した場合、fosc の変動分をΔ
fosc 、温度変動分をΔTで表わすと、前式(8)、
(9)より、 Δfosc /ΔT =−(1+α)/2・k・C・R0 {1+α(T−T0 )}2 …(10) となり、負の温度依存性を持つようになる。この場合、
抵抗値Rの温度係数αが十分小さければΔfosc は無視
できる。
で基準電圧Vref を生成した場合、fosc の変動分をΔ
fosc 、温度変動分をΔTで表わすと、前式(8)、
(9)より、 Δfosc /ΔT =−(1+α)/2・k・C・R0 {1+α(T−T0 )}2 …(10) となり、負の温度依存性を持つようになる。この場合、
抵抗値Rの温度係数αが十分小さければΔfosc は無視
できる。
【0039】これに対して、抵抗値Rの温度係数αが十
分小さくない場合には、図4に示すように、抵抗素子3
1にダイオード32を直列に接続し、これらに第2の定
電流源回路14の電流を流すように変更すればよい。こ
の場合、例えばCMOS型LSIにおいては、ラテラル
バイポーラトランジスタのベース・エミッタ間接合を利
用してダイオード32を構成することができる。ここ
で、抵抗素子31の電圧降下をVR 、ダイオード32の
順方向電圧降下をVF で表わすと、 Vref =VR +VF …(11) となる。このVF は、第2の定電流源回路14の電流変
動に殆んど依存せずに一定であり、その温度係数は一般
的に負の温度依存性を持っているので、正の温度依存性
を持っている抵抗素子31と組み合わせて使用し、抵抗
値Rあるいは第2の定電流源回路14の電流値を調整す
ることにより、両者の温度依存性を相殺することができ
る。
分小さくない場合には、図4に示すように、抵抗素子3
1にダイオード32を直列に接続し、これらに第2の定
電流源回路14の電流を流すように変更すればよい。こ
の場合、例えばCMOS型LSIにおいては、ラテラル
バイポーラトランジスタのベース・エミッタ間接合を利
用してダイオード32を構成することができる。ここ
で、抵抗素子31の電圧降下をVR 、ダイオード32の
順方向電圧降下をVF で表わすと、 Vref =VR +VF …(11) となる。このVF は、第2の定電流源回路14の電流変
動に殆んど依存せずに一定であり、その温度係数は一般
的に負の温度依存性を持っているので、正の温度依存性
を持っている抵抗素子31と組み合わせて使用し、抵抗
値Rあるいは第2の定電流源回路14の電流値を調整す
ることにより、両者の温度依存性を相殺することができ
る。
【0040】図5は、図4中のダイオード32としてC
MOS型LSIに形成されたラテラルPNPトランジス
タのベース・エミッタ間接合を利用した構成した一例を
示す断面図である。
MOS型LSIに形成されたラテラルPNPトランジス
タのベース・エミッタ間接合を利用した構成した一例を
示す断面図である。
【0041】ここで、51はP型半導体基板、52は半
導体基板表層部に選択的に形成されたNウエル(ベース
領域)、53はNウエル表層部に選択的に形成されたP
型不純物領域(エミッタ領域)、54はNウエル表層部
に選択的に形成されたN型不純物領域(ベース電極引き
出し領域)、55は半導体基板表層部に選択的に形成さ
れたP型不純物領域(基板電極引き出し領域)である。
上記P型不純物領域53とNウエル52とのPN接合が
前記ダイオード32として用いられており、N型不純物
領域54とP型不純物領域55とは短絡接続され、接地
電位Vssが与えられる。
導体基板表層部に選択的に形成されたNウエル(ベース
領域)、53はNウエル表層部に選択的に形成されたP
型不純物領域(エミッタ領域)、54はNウエル表層部
に選択的に形成されたN型不純物領域(ベース電極引き
出し領域)、55は半導体基板表層部に選択的に形成さ
れたP型不純物領域(基板電極引き出し領域)である。
上記P型不純物領域53とNウエル52とのPN接合が
前記ダイオード32として用いられており、N型不純物
領域54とP型不純物領域55とは短絡接続され、接地
電位Vssが与えられる。
【0042】次に、プロセスのばらつきによる容量値C
と抵抗値Rの変動に対しては、図1の回路では対応でき
ないので、図1の回路と同じLSIチップ上にトリミン
グ調整回路などを付加しておき、LSI製造プロセス終
了後に調整することにより対応することが考えられる。
と抵抗値Rの変動に対しては、図1の回路では対応でき
ないので、図1の回路と同じLSIチップ上にトリミン
グ調整回路などを付加しておき、LSI製造プロセス終
了後に調整することにより対応することが考えられる。
【0043】図6(a)は、第1のコンデンサC1およ
び第2のコンデンサC2の容量値をトリミング調整し得
るトリミング調整回路の一例を示す回路図である。この
トリミング調整回路は、1個の容量Caに対して複数個
の容量Cb、Cc、…Cnを並列に接続する配線61を
例えばレーザービームの照射により溶断可能な素材によ
り形成しておき、上記配線61の一部または全部を溶断
することにより、容量の並列接続数を調整することが可
能である。
び第2のコンデンサC2の容量値をトリミング調整し得
るトリミング調整回路の一例を示す回路図である。この
トリミング調整回路は、1個の容量Caに対して複数個
の容量Cb、Cc、…Cnを並列に接続する配線61を
例えばレーザービームの照射により溶断可能な素材によ
り形成しておき、上記配線61の一部または全部を溶断
することにより、容量の並列接続数を調整することが可
能である。
【0044】図6(b)は、前記基準電圧発生回路13
の抵抗素子31の抵抗値Rをトリミング調整し得るトリ
ミング調整回路の一例を示す回路図である。このトリミ
ング調整回路は、抵抗素子31の長さ方向の間隔をあけ
て複数の接続ノードを形成し、この抵抗素子31の一端
側ノードと上記複数の接続ノードとをそれぞれ短絡接続
する配線62を例えばレーザービームの照射により溶断
可能な素材により形成しておき、上記配線62の一部ま
たは全部を溶断することにより、上記抵抗素子31の一
端側ノードと他端側ノードとの間の抵抗値Rを調整する
ことが可能である。
の抵抗素子31の抵抗値Rをトリミング調整し得るトリ
ミング調整回路の一例を示す回路図である。このトリミ
ング調整回路は、抵抗素子31の長さ方向の間隔をあけ
て複数の接続ノードを形成し、この抵抗素子31の一端
側ノードと上記複数の接続ノードとをそれぞれ短絡接続
する配線62を例えばレーザービームの照射により溶断
可能な素材により形成しておき、上記配線62の一部ま
たは全部を溶断することにより、上記抵抗素子31の一
端側ノードと他端側ノードとの間の抵抗値Rを調整する
ことが可能である。
【0045】従って、プロセスのばらつきによる容量値
Cと抵抗値Rの変動に対しては、製造プロセス終了後
に、図6(a)あるいは図6(b)のトリミング調整回
路に対して調整を必要とするが、その後は特に問題がな
いと考えられる。
Cと抵抗値Rの変動に対しては、製造プロセス終了後
に、図6(a)あるいは図6(b)のトリミング調整回
路に対して調整を必要とするが、その後は特に問題がな
いと考えられる。
【0046】次に、前記容量値C、抵抗値Rの電源電圧
依存性はそれぞれ小さいので、特に電源電圧依存性の対
策を施さなくても発振周波数fosc は数%以内の変動に
おさまるものと考えられる。
依存性はそれぞれ小さいので、特に電源電圧依存性の対
策を施さなくても発振周波数fosc は数%以内の変動に
おさまるものと考えられる。
【0047】しかし、さらに高い周波数安定度が要求さ
れる場合には、図7(a)あるいは図7(b)に示すよ
うに、電源電圧安定化回路70aあるいは70bにより
電源電圧を安定化してクロック発生回路1の動作電源と
して供給すれば、周波数変動を無視できるほど小さくす
ることが可能となる。
れる場合には、図7(a)あるいは図7(b)に示すよ
うに、電源電圧安定化回路70aあるいは70bにより
電源電圧を安定化してクロック発生回路1の動作電源と
して供給すれば、周波数変動を無視できるほど小さくす
ることが可能となる。
【0048】図7(a)、図7(b)において、71お
よび72はPMOSトランジスタ、73および74はN
MOSトランジスタ、75は電圧比較回路、76、76
1〜763は抵抗、77はキャパシタ、78および79
はPNPトランジスタである。
よび72はPMOSトランジスタ、73および74はN
MOSトランジスタ、75は電圧比較回路、76、76
1〜763は抵抗、77はキャパシタ、78および79
はPNPトランジスタである。
【0049】なお、図7(a)、(b)に示した電源電
圧安定化回路自体は公知であるので、その詳細な説明を
省略し、その電源電圧依存性の一例を図7(c)に示し
た。また、図4(あるいは図3)に示した基準電圧発生
回路の第2の定電流源回路14の電流値を調整するため
の例えば図8に示すような基準電流値調整回路80を図
1のクロック発生回路と同じLSIチップ上に付加して
おき、第2の定電流源回路14の電流値を調整するよう
にしてもよい。
圧安定化回路自体は公知であるので、その詳細な説明を
省略し、その電源電圧依存性の一例を図7(c)に示し
た。また、図4(あるいは図3)に示した基準電圧発生
回路の第2の定電流源回路14の電流値を調整するため
の例えば図8に示すような基準電流値調整回路80を図
1のクロック発生回路と同じLSIチップ上に付加して
おき、第2の定電流源回路14の電流値を調整するよう
にしてもよい。
【0050】図8中に示す基準電流値調整回路80にお
いて、ゲート・ドレイン相互が短絡接続された第1のP
MOSトランジスタ81は、第2の定電流源回路用のP
MOSトランジスタ14とゲート同士、ソース同士が接
続されており、これらのトランジスタ81、14はカレ
ントミラー回路を形成している。
いて、ゲート・ドレイン相互が短絡接続された第1のP
MOSトランジスタ81は、第2の定電流源回路用のP
MOSトランジスタ14とゲート同士、ソース同士が接
続されており、これらのトランジスタ81、14はカレ
ントミラー回路を形成している。
【0051】上記第1のPMOSトランジスタ81のド
レインとVssノードとの間には、スイッチ用のNMOS
トランジスタ83および電流源用のNMOSトランジス
タ84が直列に接続された直列回路が複数個並列に挿入
されている。そして、上記複数個の直列回路の各電流源
用トランジスタ84…のゲートに電流源制御回路15か
ら定電圧が共通に与えられ、前記複数個の直列回路の各
スイッチ用トランジスタ83…のゲートに対応してデー
タラッチ回路85から電流値調整データ(パラレルデー
タ)の各ビット信号が与えられる。
レインとVssノードとの間には、スイッチ用のNMOS
トランジスタ83および電流源用のNMOSトランジス
タ84が直列に接続された直列回路が複数個並列に挿入
されている。そして、上記複数個の直列回路の各電流源
用トランジスタ84…のゲートに電流源制御回路15か
ら定電圧が共通に与えられ、前記複数個の直列回路の各
スイッチ用トランジスタ83…のゲートに対応してデー
タラッチ回路85から電流値調整データ(パラレルデー
タ)の各ビット信号が与えられる。
【0052】なお、86はLSIチップの機能選択デー
タなどを記憶するために図1のクロック発生回路と同じ
LSIチップ上に形成されている不揮発性メモリであ
り、この不揮発性メモリには第2の定電流源回路14の
電流値を調整するための電流値調整データを記憶するた
めにも使用される。そして、この不揮発性メモリに記憶
された電流値調整データを読み出して前記データラッチ
回路85に保持するように構成されている。
タなどを記憶するために図1のクロック発生回路と同じ
LSIチップ上に形成されている不揮発性メモリであ
り、この不揮発性メモリには第2の定電流源回路14の
電流値を調整するための電流値調整データを記憶するた
めにも使用される。そして、この不揮発性メモリに記憶
された電流値調整データを読み出して前記データラッチ
回路85に保持するように構成されている。
【0053】この基準電流値調整回路によれば、例えば
LSI製造プロセス終了後に、前式(7)の定数kを調
節するための電流値調整データを不揮発性メモリ86に
書込んで保持させることにより、この電流値調整データ
に応じて前式(7)の定数kを調節して発振周波数fos
c の絶対値を調整することが可能となる。
LSI製造プロセス終了後に、前式(7)の定数kを調
節するための電流値調整データを不揮発性メモリ86に
書込んで保持させることにより、この電流値調整データ
に応じて前式(7)の定数kを調節して発振周波数fos
c の絶対値を調整することが可能となる。
【0054】従って、本実施例のクロック発生回路にお
いては、上述したような要素技術を組み合わせることに
より、前式(8)中の容量値Cと抵抗値Rの変動要因と
して考えられるプロセスのばらつき、電源電圧依存性、
温度依存性を抑え、発振周波数の変動が小さい安定した
クロック発生回路を実現することが可能になる。
いては、上述したような要素技術を組み合わせることに
より、前式(8)中の容量値Cと抵抗値Rの変動要因と
して考えられるプロセスのばらつき、電源電圧依存性、
温度依存性を抑え、発振周波数の変動が小さい安定した
クロック発生回路を実現することが可能になる。
【0055】図9は、図1中の電流源制御回路15の一
具体例を示す回路図である。ここで、91および92は
PMOSトランジスタ、93〜96はNMOSトランジ
スタ、97は抵抗、98および99はキャパシタであ
る。
具体例を示す回路図である。ここで、91および92は
PMOSトランジスタ、93〜96はNMOSトランジ
スタ、97は抵抗、98および99はキャパシタであ
る。
【0056】この電流源制御回路自体は公知であるの
で、その詳細な説明を省略する。図10は、図1中の第
1の電圧比較回路11あるいは第2の電圧比較回路12
の一具体例を示す回路図である。
で、その詳細な説明を省略する。図10は、図1中の第
1の電圧比較回路11あるいは第2の電圧比較回路12
の一具体例を示す回路図である。
【0057】ここで、101〜104はPMOSトラン
ジスタ、105〜108はNMOSトランジスタ、10
9は出力端子である。この電圧比較回路自体は公知であ
るので、その詳細な説明を省略する。
ジスタ、105〜108はNMOSトランジスタ、10
9は出力端子である。この電圧比較回路自体は公知であ
るので、その詳細な説明を省略する。
【0058】図11は、本発明の第2実施例に係るクロ
ック発生回路を示す回路図である。このクロック発生回
路は、図1のクロック発生回路と比べて、図7(a)あ
るいは図7(b)に示したような電源電圧安定化回路7
0および図8に示したような基準電流値調整回路80を
付加しており、図1中と同一部分には同一符号を付して
いる。
ック発生回路を示す回路図である。このクロック発生回
路は、図1のクロック発生回路と比べて、図7(a)あ
るいは図7(b)に示したような電源電圧安定化回路7
0および図8に示したような基準電流値調整回路80を
付加しており、図1中と同一部分には同一符号を付して
いる。
【0059】ここで、N1は電流源制御回路15の出力
により制御される電流源用のNMOSトランジスタ、P
1は上記NMOSトランジスタN1に直列接続され、ゲ
ート・ドレイン相互が接続された電流源用のPMOSト
ランジスタ、P2およびP3はそれぞれ上記PMOSト
ランジスタP1にカレントミラー接続された第1の定電
流源回路10用のPMOSトランジスタである。
により制御される電流源用のNMOSトランジスタ、P
1は上記NMOSトランジスタN1に直列接続され、ゲ
ート・ドレイン相互が接続された電流源用のPMOSト
ランジスタ、P2およびP3はそれぞれ上記PMOSト
ランジスタP1にカレントミラー接続された第1の定電
流源回路10用のPMOSトランジスタである。
【0060】P4およびN2は第1の切換回路SW1用
のPMOSトランジスタおよびNMOSトランジスタ、
N3は第1の切換回路SW1のPMOSトランジスタP
4がオフ状態に設定された時に前記第1の定電流源回路
用のPMOSトランジスタP2の電流を流すためのNM
OSトランジスタである。
のPMOSトランジスタおよびNMOSトランジスタ、
N3は第1の切換回路SW1のPMOSトランジスタP
4がオフ状態に設定された時に前記第1の定電流源回路
用のPMOSトランジスタP2の電流を流すためのNM
OSトランジスタである。
【0061】P5およびN4は第2の切換回路SW2用
のPMOSトランジスタおよびNMOSトランジスタ、
N5は第2の切換回路SW2のPMOSトランジスタP
5がオフ状態に設定された時に前記第1の定電流源回路
用のPMOSトランジスタP3の電流を流すためのNM
OSトランジスタである。
のPMOSトランジスタおよびNMOSトランジスタ、
N5は第2の切換回路SW2のPMOSトランジスタP
5がオフ状態に設定された時に前記第1の定電流源回路
用のPMOSトランジスタP3の電流を流すためのNM
OSトランジスタである。
【0062】基準電流値調整回路80は、前記電流源制
御回路15の出力により制御され、第2の定電流源回路
用のPMOSトランジスタ14に流れる基準電流の値を
調整する。
御回路15の出力により制御され、第2の定電流源回路
用のPMOSトランジスタ14に流れる基準電流の値を
調整する。
【0063】電源電圧安定化回路70は、上記電流源用
のPMOSトランジスタP1、P2P3および14の各
ソースに安定化された電源電圧を供給する。第1の電圧
比較回路11および第2の電圧比較回路12は、それぞ
れ例えば図10に示した構成を有する。
のPMOSトランジスタP1、P2P3および14の各
ソースに安定化された電源電圧を供給する。第1の電圧
比較回路11および第2の電圧比較回路12は、それぞ
れ例えば図10に示した構成を有する。
【0064】フリップフロップ回路16は、2個の二入
力ノア回路G1、G2が交差接続されてなる。このフリ
ップフロップ回路16の出力および制御信号PDは二入
力ノア回路G3に入力し、この二入力ノア回路G3の出
力により前記第1の切換回路SW1のトランジスタP
4、N2、N3が制御され、上記二入力ノア回路G3の
出力がインバータ回路IVにより反転された出力により
前記第2の切換回路SW2のトランジスタP5、N4、
N5が制御される。
力ノア回路G1、G2が交差接続されてなる。このフリ
ップフロップ回路16の出力および制御信号PDは二入
力ノア回路G3に入力し、この二入力ノア回路G3の出
力により前記第1の切換回路SW1のトランジスタP
4、N2、N3が制御され、上記二入力ノア回路G3の
出力がインバータ回路IVにより反転された出力により
前記第2の切換回路SW2のトランジスタP5、N4、
N5が制御される。
【0065】上記第2実施例のクロック発生回路は、前
記第1実施例のクロック発生回路の動作と基本的には同
様の動作が行われ、さらに、付加されている電源電圧安
定化回路70および基準電流値調整回路80の動作に伴
う効果が得られる。
記第1実施例のクロック発生回路の動作と基本的には同
様の動作が行われ、さらに、付加されている電源電圧安
定化回路70および基準電流値調整回路80の動作に伴
う効果が得られる。
【0066】図12は、本発明のクロック発生回路の出
力信号を分周することによってクロック周波数を調整す
る周波数調整回路の一例を示している。この周波数調整
回路は、クロック発生回路1の出力信号が入力する分周
回路121と、この分周回路121に分周数指定データ
(パラレルデータ)を与えるデータレジスタ回路122
とを有する。
力信号を分周することによってクロック周波数を調整す
る周波数調整回路の一例を示している。この周波数調整
回路は、クロック発生回路1の出力信号が入力する分周
回路121と、この分周回路121に分周数指定データ
(パラレルデータ)を与えるデータレジスタ回路122
とを有する。
【0067】このデータレジスタ回路122は、LSI
チップの機能選択データなどを記憶するためにクロック
発生回路1と同じLSIチップ上に形成されている不揮
発性メモリ86に例えばプロセス終了後に書き込まれる
分周数指定データが読み出されて設定されるように構成
されている。
チップの機能選択データなどを記憶するためにクロック
発生回路1と同じLSIチップ上に形成されている不揮
発性メモリ86に例えばプロセス終了後に書き込まれる
分周数指定データが読み出されて設定されるように構成
されている。
【0068】
【発明の効果】上述したように本発明のクロック発生回
路によれば、LSIの外付け部品あるいは外部基準信号
源を必要とせずに安定した基準クロックを発生でき、L
SIのコストおよびLSIを用いたシステム全体のコス
トを低減することができる。
路によれば、LSIの外付け部品あるいは外部基準信号
源を必要とせずに安定した基準クロックを発生でき、L
SIのコストおよびLSIを用いたシステム全体のコス
トを低減することができる。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るクロック発生回路を
示すブロック図。
示すブロック図。
【図2】図1のクロック発生回路の動作例を示す波形
図。
図。
【図3】図1中の基準電圧発生回路の一具体例を示す回
路図。
路図。
【図4】図3の基準電圧発生回路の変形例を示す回路
図。
図。
【図5】図4中のダイオードをCMOS型LSIにおい
てラテラルバイポーラトランジスタのベース・エミッタ
間接合を利用して構成した一例を示す断面図。
てラテラルバイポーラトランジスタのベース・エミッタ
間接合を利用して構成した一例を示す断面図。
【図6】図1中の第1のコンデンサC1および第2のコ
ンデンサC2の容量値ならびに図3中の基準電圧発生回
路の抵抗素子の抵抗値をトリミング調整し得るトリミン
グ調整回路の一例を示す回路図。
ンデンサC2の容量値ならびに図3中の基準電圧発生回
路の抵抗素子の抵抗値をトリミング調整し得るトリミン
グ調整回路の一例を示す回路図。
【図7】図1のクロック発生回路の動作電源として電源
電圧を安定化して供給するための電源電圧安定化回路の
相異なる例を示す回路図およびその電源電圧依存性の一
例を示す特性図。
電圧を安定化して供給するための電源電圧安定化回路の
相異なる例を示す回路図およびその電源電圧依存性の一
例を示す特性図。
【図8】図4中の基準電圧発生回路の第2の定電流源回
路の電流値を調整するための基準電流値調整回路の一例
を示す回路図。
路の電流値を調整するための基準電流値調整回路の一例
を示す回路図。
【図9】図8中の電流源制御回路の一具体例を示す回路
図。
図。
【図10】図1中の第1の電圧比較回路および第2の電
圧比較回路の一具体例を示す回路図。
圧比較回路の一具体例を示す回路図。
【図11】本発明の第2実施例に係るクロック発生回路
を示す回路図である。
を示す回路図である。
【図12】本発明のクロック発生回路の出力信号を分周
することによってクロック周波数を調整する周波数調整
回路の一例を示すブロック図。
することによってクロック周波数を調整する周波数調整
回路の一例を示すブロック図。
【図13】従来のクロック発生回路の一例を示す回路
図。
図。
【図14】従来のクロック発生回路の他の例を示す回路
図。
図。
C1、C2…コンデンサ、SW1…第1の切換回路、S
W2…第2の切換回路、Vref …基準電圧、1…クロッ
ク発生回路、10…第1の定電流源回路、11…第1の
電圧比較回路、12…第2の電圧比較回路、13…基準
電圧発生回路、14…第2の定電流源回路、15…電流
源制御回路、16…フリップフロップ回路、31…抵抗
素子、32…ダイオード、52…Nウエル(ベース領
域)、53…P型不純物領域(エミッタ領域)、70、
70a、70b…電源電圧安定化回路、80…基準電流
値調整回路、85…データラッチ回路、86…不揮発性
メモリ、Ca、Cb、Cc…容量。
W2…第2の切換回路、Vref …基準電圧、1…クロッ
ク発生回路、10…第1の定電流源回路、11…第1の
電圧比較回路、12…第2の電圧比較回路、13…基準
電圧発生回路、14…第2の定電流源回路、15…電流
源制御回路、16…フリップフロップ回路、31…抵抗
素子、32…ダイオード、52…Nウエル(ベース領
域)、53…P型不純物領域(エミッタ領域)、70、
70a、70b…電源電圧安定化回路、80…基準電流
値調整回路、85…データラッチ回路、86…不揮発性
メモリ、Ca、Cb、Cc…容量。
Claims (8)
- 【請求項1】 LSIチップ上に設けられ、それぞれの
一端が基準電位に接続された第1のコンデンサおよび第
2のコンデンサと、 上記第1のコンデンサおよび第2のコンデンサに流す電
流を設定するために設けられた第1の定電流源回路と、 前記第1のコンデンサの他端と前記第1の定電流源回路
の出力ノードとの間に接続され、第1の切換制御信号に
より制御され、前記第1のコンデンサの他端を前記第1
の定電流源回路または前記基準電位に選択的に接続する
第1の切換回路と、 前記第2のコンデンサの他端と第1の定電流源回路の出
力ノードと前記の間に接続され、第2の切換制御信号に
より制御され、前記第2のコンデンサの他端を前記第1
の定電流源回路または前記基準電位に選択的に接続する
第2の切換回路と、 前記第1のコンデンサおよび第2のコンデンサを交互に
前記第1の定電流源回路に接続し、上記第1のコンデン
サの充電電圧または第2のコンデンサの充電電圧が所定
電圧に達する毎に前記第1の切換回路および第2の切換
回路を制御する制御回路とを具備することを特徴とする
クロック発生回路。 - 【請求項2】 請求項1記載のクロック発生回路におい
て、 前記制御回路は、 所定の比較基準電圧を発生する基準電圧発生回路と、 前記第1のコンデンサの他端の電圧と前記基準電圧発生
回路で発生された比較基準電圧とが入力し、両入力の電
圧を比較する第1の電圧比較回路と、 前記第2のコンデンサの他端の電圧と前記基準電圧発生
回路で発生された比較基準電圧とが入力し、両入力の電
圧を比較する第2の電圧比較回路と、 上記第1の電圧比較回路の出力および第2の電圧比較回
路の出力が各対応してセット入力端子およびリセット入
力端子に供給され、相補的な出力を前記第1の切換制御
信号および第2の切換制御信号として供給するフリップ
フロップ回路とを具備することを特徴とするクロック発
生回路。 - 【請求項3】 請求項2記載のクロック発生回路におい
て、 前記基準電圧発生回路は、前記比較基準電圧を生成する
ための基準電流を流す定電流源回路を有しており、 この基準電圧発生回路の電流源回路および前記第1の定
電流源回路は、共通の電流源制御回路により制御される
ことを特徴とするクロック発生回路。 - 【請求項4】 請求項3記載のクロック発生回路におい
て、 前記基準電圧発生回路の定電流源回路の電流値をLSI
製造プロセス終了後にトリミング調整し得る調整回路を
さらに具備することを特徴とするクロック発生回路。 - 【請求項5】 請求項3記載のクロック発生回路におい
て、 前記基準電圧発生回路は、前記基準電流が流れることに
より前記比較基準電圧の少なくとも一部を生成するため
の抵抗素子を有しており、 上記抵抗素子の抵抗値をLSI製造プロセス終了後にト
リミング調整し得る調整回路をさらに具備することを特
徴とするクロック発生回路。 - 【請求項6】 請求項3記載のクロック発生回路におい
て、 前記基準電圧発生回路は、直列に接続された抵抗素子お
よびダイオードと、これらに電流を流すための電流源回
路とを有し、上記抵抗素子およびダイオードの両端間の
電圧を基準電圧として出力することを特徴とするクロッ
ク発生回路。 - 【請求項7】 請求項6記載のクロック発生回路におい
て、 前記ダイオードは、前記LSIチップ上に設けられるバ
イポーラトランジスタのベース・エミッタ間接合が使用
されていることを特徴とするクロック発生回路。 - 【請求項8】 請求項2記載のクロック発生回路におい
て、 さらに、前記第1のコンデンサおよび第2のコンデンサ
の容量値をLSI製造プロセス終了後にトリミング調整
し得る調整回路をさらに具備することを特徴とするクロ
ック発生回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5176530A JPH0738388A (ja) | 1993-07-16 | 1993-07-16 | クロック発生回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5176530A JPH0738388A (ja) | 1993-07-16 | 1993-07-16 | クロック発生回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0738388A true JPH0738388A (ja) | 1995-02-07 |
Family
ID=16015229
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5176530A Pending JPH0738388A (ja) | 1993-07-16 | 1993-07-16 | クロック発生回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0738388A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1993
- 1993-07-16 JP JP5176530A patent/JPH0738388A/ja active Pending
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