JPS60113394A - Error correction system - Google Patents
Error correction systemInfo
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- JPS60113394A JPS60113394A JP58219507A JP21950783A JPS60113394A JP S60113394 A JPS60113394 A JP S60113394A JP 58219507 A JP58219507 A JP 58219507A JP 21950783 A JP21950783 A JP 21950783A JP S60113394 A JPS60113394 A JP S60113394A
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- Japan
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- main memory
- address
- memory device
- error correction
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- Pending
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
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- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- General Physics & Mathematics (AREA)
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ダイナミックランダムアクセスメモリ■Ｒに
りにより構成される主記憶装置に格納されたデータのエ
ラー訂正方式に関する。DETAILED DESCRIPTION OF THE INVENTION [Technical Field of the Invention] The present invention relates to an error correction method for data stored in a main storage device constituted by a dynamic random access memory (R).
従来から、産業用計算機の信頼性を向上させる要求は、
それによって制御さ詐るシステムの規模が大きくなるに
つルて強くなっている。この信頼性を向上させる方法の
１つとして、ノ・ミングコードの原理を利用した主記憶
装置内のデータに発生する１ビツトエラー訂正が主記憶
装置からデータを読み出す際に行なわｎている。Traditionally, the demand for improving the reliability of industrial computers has been
As the scale of the system that is controlled by it increases, it becomes stronger. One method for improving this reliability is to correct a 1-bit error occurring in data in the main memory using the principle of a no-ming code when reading data from the main memory.
近年、主記憶装置に用いられているメモリ素子（例えば
ＤＲＡＭ）等の集積度が増大するにつれて、ソフトエラ
ーという問題が生じてきた。このソフトエラーというの
は、例えばＤＲＡＭに格納さ詐たデータが紫外線等で反
転（１１′→１０つしてエラーを起こす現象を言う。こ
のような従来のンフトエラ一対策として、ソフトウェア
で主記憶装置内のデータをエラー訂正回路（以下ＥＣＣ
回路と称す）を通して定期的に読み出し書き込ませるこ
とにより、ソフトエラーを訂正する方式が採用されてい
た。第１図は従来のエラー訂正方式を適用したメモリシ
ステムの一例を示したものである。即ち〜ＤＲＡＭから
成る主記憶装置１の内容（記憶データ）は、図示されな
い中央処理装置（ＣＰＵ）がアドレスライン２を通して
指定するＲＯＷ（行）アドレス３とＣＯＬＵＭＮ（列）
アドレス４に基づいて、エラー訂正回路５ （’ＢＣＣ
回路）を介し、更にデータライン６を通して前記ＣＰＵ
によって読み出される。In recent years, as the degree of integration of memory elements (eg, DRAM) used in main memory devices has increased, the problem of soft errors has arisen. This soft error refers to a phenomenon in which, for example, falsified data stored in DRAM is inverted (11' → 10') and causes an error due to ultraviolet rays. The data in the error correction circuit (hereinafter referred to as ECC)
A method was adopted in which soft errors were corrected by periodically reading and writing data through a circuit (referred to as a circuit). FIG. 1 shows an example of a memory system to which a conventional error correction method is applied. That is, the contents (stored data) of the main memory device 1 consisting of DRAM are stored in the ROW (row) address 3 and COLUMN (column) specified by a central processing unit (CPU) not shown through the address line 2.
Based on address 4, error correction circuit 5 ('BCC
circuit) and further through the data line 6.
is read by
この際、ＥＣＣ回路５は主記憶装置１から読み出しデー
タ１００を読み込んで１ビツトエラーを訂正し、その結
果である書き込みデータ２００を出力する。At this time, the ECC circuit 5 reads the read data 100 from the main memory device 1, corrects a 1-bit error, and outputs the resultant write data 200.
この書き込みデータ２００は主記憶装置４に書き込まれ
ると共に、上記した如くデータライン６を通して前記Ｃ
ＰＵに送ら扛る。なお、主記憶装置１からは読み出しチ
ェックビット３００がＥＣＣ回路５へ出力され、ＥＣＣ
回路５からはＥＣＣ出力チエ、クビット４００が主記憶
装置１へ出力さｎる。又、主記憶装置１は制御線群７を
通してメモリ制御部８に接続され、このメモリ制御部８
によってコントロールされる。メモリ制御部８にはコン
トロールライン９を通して制御データが入力される。This write data 200 is written to the main memory device 4, and is also written to the data line 6 as described above.
Send it to PU. Note that the read check bit 300 is output from the main memory device 1 to the ECC circuit 5, and the ECC
From the circuit 5, an ECC output signal qubit 400 is outputted to the main memory device 1. Further, the main storage device 1 is connected to a memory control unit 8 through a control line group 7, and this memory control unit 8
controlled by. Control data is input to the memory control unit 8 through a control line 9.
上記の如く、ソフトウェアによって定期的に主記憶装置
１内のデータをＥＣＣ回路５を通して読み出し書き込む
動作を行なってエラー訂正を行なうと、このための処理
に時間がとられシステム全体の性能が落ちてしまうとい
う欠点があった。As mentioned above, if software periodically reads and writes the data in the main memory 1 through the ECC circuit 5 to correct errors, this process takes time and the performance of the entire system deteriorates. There was a drawback.
本発明の目的は、上記の欠点に鑑み、システム全体の性
能を落さずソフトエラーを訂正するエラー訂正方式を提
供することにある。SUMMARY OF THE INVENTION In view of the above drawbacks, an object of the present invention is to provide an error correction method that corrects soft errors without degrading the performance of the entire system.
本発明は、ＤＲＡＭはその性質上定期的にリフレ。 In the present invention, DRAM is periodically refreshed due to its nature.
シュを行なわなければならないこととデータの読み出し
書き込み時にリフレッシュされることに着目し、ＤＲＡ
ＭのりフＶ、シュ時に、ＤＲＡＭの全てのアドレスに対
しＥＣＣ回路を通してデータの読み出し書き込みを行な
い、す７レツシ一動作とソフトエラー訂正動作とを同時
に行なうことによシ、上記目的を達成するものである。DRA
The above object is achieved by reading and writing data to all addresses of the DRAM through an ECC circuit during M-noise, and simultaneously performing a write operation and a soft error correction operation. It is.
以下本発明のエラー訂正方式の一実施例を従来例と同一
部には同符号を付して図面に従って説明する。第２図は
本発明のエラー訂正方式を適用したメモリシステムの一
実施例を示した回路図である。即ち、ＤＲＡＭから成る
主記憶装置１の内容は図示されない中央処理装置（ＣＰ
Ｕ）がアドレスライン２を通して指定さｎるＲＯＷ（行
）アドレス３とＣＯＬＵＭＮ（列）アドレス４に基づい
て、エラー訂正回路（ＥＣＣ回路）５を介し、更にデー
タライン６を通して前記ＣＰＵによって読み出される。An embodiment of the error correction system of the present invention will be described below with reference to the drawings, with the same parts as in the conventional example being given the same reference numerals. FIG. 2 is a circuit diagram showing an embodiment of a memory system to which the error correction method of the present invention is applied. That is, the contents of the main storage device 1 consisting of DRAM are stored in a central processing unit (CP) (not shown).
U) is read out by the CPU through an error correction circuit (ECC circuit) 5 and further through a data line 6 based on a ROW address 3 and a COLUMN address 4 specified through an address line 2.
この際、ＥＣＣ回路５は主記憶装置１より読み出しデー
タ１００を読み込んで１ビツトエラー訂正を行ない、そ
の結果として書き込みデータ２００を出力する。この書
き込みデータ２００は主記憶装置１に書き込まれて主記
憶装置内のエラーを訂正すると共に、上記した如くデー
タライン６全通して前記ＣＰＵに送くられる。なお、主
記憶装置１がらＥＣＣ回路５へ読み出しチェックビット
３００が出力されると共に、ＥＣＣ回路５から主記憶装
置１へＥＣＣ出力チェックピット４００が出力さ【る。At this time, the ECC circuit 5 reads the read data 100 from the main memory 1, performs 1-bit error correction, and outputs the write data 200 as a result. This write data 200 is written into the main memory 1 to correct errors in the main memory, and is sent to the CPU through the entire data line 6 as described above. Note that the read check bit 300 is output from the main memory device 1 to the ECC circuit 5, and at the same time, the ECC output check pit 400 is output from the ECC circuit 5 to the main memory device 1.
又、主記憶装置１は制御線群７を通してメモリ制御部８
に接続され、このメモリ制御部８によってコントロール
されている。メモリ制御部８にはコントロールライン９
から制御データが入力されている。符号１０は１６ビツ
トリフレ、シュアドレスカウンタを示している。このリ
フレッシュアドレスカウンタ１０はリフレッシュサイク
ル時のＲＯＷアドレス（下位８ビツト）１１とＣＯＬＵ
ＭＮアドレス（上位８ビ、））１２を発生し、これらは
主記憶装置１に入力される。リフレッシュ時には、主記
憶装置１から前記ＲＯＷアドレス１１とＣＯＬＵＭＮア
ドレス１２に基づいてデータの読み出しが行なわｎる。In addition, the main memory device 1 is connected to a memory control unit 8 through a control line group 7.
and is controlled by this memory control section 8. A control line 9 is connected to the memory control unit 8.
Control data is input from. Reference numeral 10 indicates a 16-bit refresh, guaranteed address counter. This refresh address counter 10 stores the ROW address (lower 8 bits) 11 and COLU during the refresh cycle.
The MN address (upper 8 bits) 12 is generated, and these are input to the main memory 1. During refresh, data is read from the main memory device 1 based on the ROW address 11 and COLUMN address 12.
次に本実施例の動作について説明する。通常、図示され
ないＣＰＵからの主記憶装置１へのデータの読み出し書
き込みはアドレスライン２を通して送らｎてくるアドレ
ス情報を用いて実行され、１ビツトエラー発生時には、
ＥＣＣ回路５によって訂正されたデータがＣＰＵへ送ら
れると共に、ＥＣＣ回路５を通して主記憶装置１へ訂正
データが書き込まれる。この時、１ビ、トエラーがソフ
トエラーであ扛ば、完全に訂正される。このような主記
憶装置１０制御方法はリードモデファイライト方式と呼
ばｎている。Next, the operation of this embodiment will be explained. Normally, reading and writing data from a CPU (not shown) to the main memory device 1 is executed using address information sent through the address line 2, and when a 1-bit error occurs,
The data corrected by the ECC circuit 5 is sent to the CPU, and at the same time, the corrected data is written to the main storage device 1 through the ECC circuit 5. At this time, if the 1-bit error is a soft error, it will be completely corrected. This method of controlling the main storage device 10 is called a read-modify-write method.
次に、主記憶装置１のリフレッシ−サイクル時の動作に
つｂて説明する。リフレッシュサイクル時はアドレス情
報がリフレッシュアドレスカウンタ１０から出力さｎる
。しかも、このアドレス情報は主記憶装置１の全アドレ
ス金倉んでいる。他の動作は通常時と同じで、リフレッ
シュアドレスカウンタ１０が出力するアドレス情報に基
づいて、主記憶装置１の内容（読み出しデータ１００）
がＥＣＣ回路５全通して図示さｎないＣＰＵへ読み出さ
扛る。Next, the operation of the main storage device 1 during a refresh cycle will be explained. During a refresh cycle, address information is output from the refresh address counter 10. Moreover, this address information includes all addresses in the main storage device 1. Other operations are the same as normal, and the contents of the main memory 1 (read data 100) are read based on the address information output by the refresh address counter 10.
The data is read out through the entire ECC circuit 5 to a CPU (not shown).
この際、主記憶装置１内で発生した１ビツトエラーはＥ
ＣＣ回路５によって訂正さ牡正しいデータ（書き込みデ
ータ２００）となってＣＰＵへ送らｎると共に、訂正さ
ｎたデータ（書き込みデータ２００）が主記憶装置１に
書き込まｎる。又、こｎと同時に、データの読み書きが
された主記憶装置１のアドレス部はリフレッシ−さｎる
。なお、リフレ。At this time, a 1-bit error that occurs in main memory 1 is E.
The corrected data (write data 200) is corrected by the CC circuit 5 and sent to the CPU, and the corrected data (write data 200) is written to the main memory 1. At the same time, the address section of the main memory device 1 where data has been read or written is refreshed. In addition, refre.
シーサイクルの終了時には、リフレッシ−アドレスカウ
ンタ１０はコントロールライン９を通して１だけカウン
トアツプさｎ１次回のリフレッシュサイクルの準備がな
さｎる。At the end of the refresh cycle, the refresh address counter 10 counts up by one via the control line 9 to prepare for the next refresh cycle.
本実施例によれば、リフレッシュサイクル時にリフレッ
シュアドレスカウンタ１０からのアドレス情報により、
ＤＲＡＭから成る主配憶装置１の全アドレスに対し、Ｅ
ＣＣ回路５を介してデータの読み書きを行ない、主記憶
装置１内で発生するソフトエラーを訂正すると同時に主
記憶装置トのり７し、シュも行なうことにより、システ
ム全体の性能を落さずソフトエラーを訂正することがで
きる。According to this embodiment, the address information from the refresh address counter 10 during the refresh cycle allows
For all addresses of the main storage device 1 consisting of DRAM, E
By reading and writing data via the CC circuit 5 and correcting soft errors that occur in the main memory 1, the main memory 7 is also read and shut at the same time, thereby eliminating soft errors without degrading the performance of the entire system. can be corrected.
又、１ビ、トのソフトエラーをリフレッシュ時に訂正し
ておくことにより、２ビツトエラーの発生を防止するこ
とができ、システムの信頼性を向上させることができる
。Furthermore, by correcting 1-bit soft errors at the time of refresh, it is possible to prevent the occurrence of 2-bit errors and improve the reliability of the system.
以上記述した如く本発明のエラー訂正方式によれば、リ
フレッシュ時に、主記憶装置の全アドレスに対してＥＣ
Ｃ回路を介してデータの読、み書きを行ない、ソフトエ
ラーを訂正すると同時にリフレ。As described above, according to the error correction method of the present invention, when refreshing, EC is applied to all addresses of the main memory.
Reads, writes, and reads data via the C circuit, corrects soft errors, and refuses at the same time.
シュ全行なうことにより、システム全体の性能を落さず
ソフトエラーを訂正する効果がある。By performing all steps, it is effective to correct soft errors without degrading the performance of the entire system.
第１図は従来のエラー訂正方式を適用したメモリシステ
ムの一例を示すプロ、り図、第２図は本発明のエラー訂
正方式な適用したメモリシステムの一実施例を示したブ
ロック図である。
１・−・・・・主記憶装置
５・・・・・・エラー訂正回路
８・−・・・・メモリ制御部
１０・・・・・・リフレッシュアドレスカウンタ１１・
・・・・・デアドレス
１２、、−、、、ＣＯＬＵＭＮアドレス代理人 弁理士
則 近 憲 佑
（ほか１名）FIG. 1 is a block diagram showing an example of a memory system to which a conventional error correction method is applied, and FIG. 2 is a block diagram showing an embodiment of a memory system to which the error correction method of the present invention is applied. 1.--Main storage device 5.--Error correction circuit 8.--Memory control unit 10.--Refresh address counter 11.
...Dear Address 12, -,,, COLUMN Address Agent Patent Attorney Noriyuki Chika (and 1 other person)
Claims (1)
タをエラー検出訂正回路を介して有効データとするメモ
リシステムにおいて、前記主記憶装置のりフレ、シュ時
のアドレスを発生するアドレス発生手段を設け、前記り
フレ、シュ時には前記主記憶装置に格納されている全ア
ドレスのデータを前記エラー検出訂正回路を介して読み
出すと共に、その訂正データを前記主記憶装置の該当ア
ドレスに書き込むことにより、主記憶装置のエラー訂正
とリフレッシュを同時に行なうことを特徴とするエラー
訂正方式。7. In a memory system in which data stored in a main memory that requires a check is made valid data via an error detection and correction circuit, an address generating means for generating an address when the main memory is overloaded or disconnected. and at the time of readout, the data of all addresses stored in the main memory is read out via the error detection and correction circuit, and the corrected data is written to the corresponding address of the main memory, An error correction method characterized by performing error correction and refreshing of the main memory at the same time.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219507A JPS60113394A (en) | 1983-11-24 | 1983-11-24 | Error correction system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219507A JPS60113394A (en) | 1983-11-24 | 1983-11-24 | Error correction system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60113394A true JPS60113394A (en) | 1985-06-19 |
Family
ID=16736535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219507A Pending JPS60113394A (en) | 1983-11-24 | 1983-11-24 | Error correction system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60113394A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258497A (en) * | 1985-09-06 | 1987-03-14 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| EP0424301A2 (en) * | 1989-10-18 | 1991-04-24 | International Business Machines Corporation | Overlapped data scrubbing with data refreshing |
-
1983
- 1983-11-24 JP JP58219507A patent/JPS60113394A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6258497A (en) * | 1985-09-06 | 1987-03-14 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor memory device |
| EP0424301A2 (en) * | 1989-10-18 | 1991-04-24 | International Business Machines Corporation | Overlapped data scrubbing with data refreshing |
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