JPH0423295A - Memory control system - Google Patents

Abstract

PURPOSE:To heighten reliability for memory by providing a function to perform a memory refresh operation and a reloading operation alternately in a memory refresh cycle. CONSTITUTION:When a reload cycle signal 5 is invalid, a row address in the memory refresh cycle goes to the output of a refresh address generating counter 1, and a memory cell indicated by the row address is refreshed. When the reload cycle signal 5 becomes valid, the row address goes to the output of a row address generating counter 2, and a column address goes to the output of a reload column address generating counter 3, then, reload is performed. Furthermore, the memory refresh is performed when the signal 5 becomes invalid. In such a case, the memory refresh and the reload are performed alternately.

Description

【発明の詳細な説明】 技術分野 本発明はメモリ制御システムに関し、特にメモリに対し
、所定周期毎にリフレッシュ動作を行うメモリ制御シス
テムに関する。TECHNICAL FIELD The present invention relates to a memory control system, and more particularly to a memory control system that performs a refresh operation on a memory at predetermined intervals.

従来技術 一般に、Ｄ　ＲＡ　Ｍ　（Ｄｙｎａｓｔｉｃ　ＲＡＭ　
）等のメモリを含む回路においては、１ビツトエラー訂
正、２ビツトエラー検出の機能を有する回路（Ｅｒｒｏ
ｒ　Ｃｈｅｃｋｌｎｇ　＆　Ｃｏｒｒｅｃｔｉｏｎ　、
以下ＩＥＣＣと略す）が設けられている。そして、メモ
リからデータを読出す際、その読出しサイクルにおいて
１ビツトエラが発生すると、そのデータをＥＣＣによっ
て訂正し、その訂正後のデータを同じアドレスに書込む
動作（以下、再書込み動作と略す）を行っている。これ
により、メモリから読出されるデータの信頼性を高める
ことができるのである。Prior art In general, DRAM (Dynamic RAM)
), etc., a circuit with 1-bit error correction and 2-bit error detection functions (Error
r Checklng & Correction,
(hereinafter abbreviated as IECC) is provided. When reading data from memory, if a 1-bit error occurs in the read cycle, the data is corrected by ECC and the corrected data is written to the same address (hereinafter abbreviated as rewrite operation). Is going. This makes it possible to increase the reliability of data read from memory.

しかし、上述した従来の再書込み動作方式では、読出し
時に１ビツトエラーが発生した時にのみその番地だけに
しか再書込みが行われないため、ソフトエラーにより１
ビツトエラーが発生していてもその番地を読出さない限
り、その１ビツトエラーを検出できないという欠点があ
った。また、再書込みも行われず、アクセス頻度の低い
番地においては、１ビツトエラーが発生しているにもが
かわらず再書込みが行われないために、ついには２ビツ
トエラーとなった後に読出され、訂正不能になるという
欠点があった。However, in the conventional rewrite operation method described above, when a 1-bit error occurs during reading, rewriting is performed only at that address.
There is a drawback that even if a bit error occurs, the one-bit error cannot be detected unless the address is read. In addition, rewriting is not performed, and even though a 1-bit error has occurred at an address with low access frequency, rewriting is not performed, so the data is read after a 2-bit error has occurred and cannot be corrected. It had the disadvantage of becoming

発明の目的 本発明は上述した従来の欠点を解決するためになされた
ものであり、その目的はメモリから読出されるデー・夕
の信頼性をより高めることができるメモリ制御システム
を提供することである。OBJECTS OF THE INVENTION The present invention has been made to solve the above-mentioned conventional drawbacks, and its purpose is to provide a memory control system that can further improve the reliability of data read from memory. be.

発明の構成 本発明によるメモリ制御システムは、メモリに対し、所
定周期毎にリフレッシュ動作を行うメモリ制御システム
であって、前記メモリの全アドレスに対して読出しを行
う読出手段と、この読出されたデータの訂正を行う訂正
手段と、この訂正後のデータを再び同一アドレスに書込
む書込み手段とを有し、前記読出手段及び前記訂正手段
更には前記書込み手段によるデータの読出し及び訂正更
には再書込み動作と前記リフレッシュ動作とを交互に行
うようにしたことを特徴とする。Composition of the Invention A memory control system according to the present invention is a memory control system that performs a refresh operation on a memory at predetermined intervals, and includes a reading means for reading all addresses of the memory, and a memory control system that performs a refresh operation on a memory at predetermined intervals. and a writing means for writing the corrected data to the same address again. and the refresh operation are performed alternately.

実施例 次に、本発明について図面を参照して説明する。Example Next, the present invention will be explained with reference to the drawings.

第１図は本発明によるメモリ制御システムの構成を示す
ブロック図である。図において、メモリ８０が制御の対
象となるＤＲＡＭである。このメモリ８０の書込み及び
読出しの制御をするためにメモリ制御回路６０が設けら
れており、その制御の下でアドレスはアドレスセレクタ
２０の出力によって指定される。FIG. 1 is a block diagram showing the configuration of a memory control system according to the present invention. In the figure, memory 80 is a DRAM to be controlled. A memory control circuit 60 is provided to control writing and reading of this memory 80, and under its control, an address is designated by the output of the address selector 20.

また、メモリ８０から読出されたデータを訂正し、その
訂正後のデータをデータバス９０に送出するため、すな
わちＥＣＣを実現するためにＥＣＣ’ＬＳ１７０が設け
られている。さらに、このＥＣＣＬＳＩ７０を制御する
ためにＥＣＣ制御回路５０が設けられており、この回路
５０と上述のメモリ制御回路６０との調停を行うために
設けられているものがメモリアクセス調停回路４０であ
る。Further, an ECC'LS 170 is provided to correct the data read from the memory 80 and send the corrected data to the data bus 90, that is, to implement ECC. Further, an ECC control circuit 50 is provided to control the ECCLSI 70, and a memory access arbitration circuit 40 is provided to arbitrate between this circuit 50 and the above-mentioned memory control circuit 60.

メモリアクセス調停回路４０には、ＣＰＵ等からのアク
セス信号４１が入力されており、これに応じてメモリ８
０に対する書込み及び読出しが行われることとなる。An access signal 41 from the CPU, etc. is input to the memory access arbitration circuit 40, and the memory 8
Writing and reading to 0 will be performed.

ここで、メモリ８０はＤＲＡＭであり、その記憶データ
を保持するためには周知のリフレッシュ動作を行わなけ
ればならない。そのリフレッシュの方式は、数種類存在
するが、いずれも所定周期毎にアドレスを指定して同一
アドレスにデータを書き戻すものである。Here, the memory 80 is a DRAM, and in order to retain its stored data, a well-known refresh operation must be performed. There are several types of refresh methods, all of which designate an address at predetermined intervals and write data back to the same address.

本実施例は、その所定周期毎に行われるリフレッシュ動
作の一回おきに、そのリフレッシュ動作の代わりに再書
込み動作を行う構成となっている。This embodiment has a configuration in which a rewrite operation is performed in place of the refresh operation every other refresh operation performed at each predetermined period.

つまり、リフレッシュ動作と再書込み動作とが交互に行
われることになる。In other words, refresh operations and rewrite operations are performed alternately.

そのリフレッシュ動作及び再書込み動作の際に指定する
アドレスを生成する機能を有するものが、図中のリフレ
ッシュ／再書込みアドレス生成回路１０である。このア
ドレス生成回路１０においては、リフレッシュアドレス
生成カウンタ１の出力をリフレッシュ動作時のアドレス
として出力し、再書込みロウアドレス生成カウンタ２及
び再書込みカラムアドレス生成カウンタ３の両出力を再
書込み動作時のアドレスとして出力するよう動作が行わ
れる。The refresh/rewrite address generation circuit 10 shown in the figure has the function of generating addresses specified during the refresh operation and rewrite operation. In this address generation circuit 10, the output of the refresh address generation counter 1 is output as the address during the refresh operation, and the outputs of both the rewrite row address generation counter 2 and the rewrite column address generation counter 3 are output as the address during the rewrite operation. The operation is performed to output as .

また、リフレッシュサイクルにおいては、リフレッシュ
／再書込み制御回路３０にリフレッシュ周期信号４が入
力され、再書込みサイクルにおいては、さらに再書込み
サイクル信号５が制御回路３０に入力される。よって、
このリフレッシュ／再書込み制御回路３０の出力がメモ
リアクセス調停回路４０に入力されることにより、リフ
レッシュサイクル及び再書込みサイクルにおいてはＣＰ
Ｕからのアクセスは抑止されることになる。Further, in the refresh cycle, the refresh cycle signal 4 is input to the refresh/rewrite control circuit 30, and in the rewrite cycle, the rewrite cycle signal 5 is further input to the control circuit 30. Therefore,
By inputting the output of the refresh/rewrite control circuit 30 to the memory access arbitration circuit 40, the CP
Access from U will be inhibited.

さらにまた、インバータ６並びにバッファ７及び８があ
るため、カウンタ１及び２の出力は択一的にアドレスセ
レクタに人力されることとなる。Furthermore, since there is an inverter 6 and buffers 7 and 8, the outputs of the counters 1 and 2 are alternatively input to the address selector.

かかる構成において、再書込みサイクル信号５が無効の
とき、メモリリフレッシュサイクル時のロウアドレスは
リフレッシュアドレス生成カウンタ１の出力となり、ロ
ウアドレスの示すメモリセルがリフレッシュされる。こ
の場合、周知のＲＡＳオンリリフレッシュが行われる。In this configuration, when the rewrite cycle signal 5 is invalid, the row address during the memory refresh cycle becomes the output of the refresh address generation counter 1, and the memory cell indicated by the row address is refreshed. In this case, the well-known RAS-only refresh is performed.

そして、リフレッシュアドレスがオーバフローを起した
とき、すなわち再書込みサイクル信号５が有効となった
とき、ロウアドレスは再書込みロウアドレス生成カウン
タ２の出力となり、カラムアドレスは、再書込みカラム
アドレス生成カウンタ３の出力となって、メモリリフレ
ッシュ動作をする代わりに、再書込みが行われる。そし
て、さらに再書込みサイクル信号５が無効となった時点
からメモリリフレッシュが行われることになる。Then, when the refresh address overflows, that is, when the rewrite cycle signal 5 becomes valid, the row address becomes the output of the rewrite row address generation counter 2, and the column address becomes the output of the rewrite column address generation counter 3. As an output, a rewrite is performed instead of performing a memory refresh operation. Then, memory refresh will be performed from the time when the rewrite cycle signal 5 becomes invalid.

この場合、リフレッシュアドレスが９ビツトであるため
、５１２サイクルのメモリリフレッシュと、５１２サイ
クルの再書込みとが交互に行われることとなる。また、
再書込みアドレスは、ロウ、カラムそれぞれ１０ビツト
であるため、２２°サイクルで、全メモリセルに対して
再書込みが行われることとなる。In this case, since the refresh address is 9 bits, 512 cycles of memory refresh and 512 cycles of rewriting are performed alternately. Also,
Since the rewrite address has 10 bits for each row and column, all memory cells are rewritten in 22° cycles.

一方、第２図には他の実施例が示されている。On the other hand, FIG. 2 shows another embodiment.

本例では、再書込みサイクル信号をリフレッシュアドレ
ス生成カウンタ１の出力のうちの最下位ビットとしてい
る。こうすることにより、リフレッシュアドレス生成カ
ウンタ１の出力が偶数のときメモリリフレッシュ、奇数
のとき再書込みが行われる。すなわち、メモリリフレッ
シュと、再書込みとが１サイクルごと交互に行われるこ
ととなる。In this example, the rewrite cycle signal is the least significant bit of the output of the refresh address generation counter 1. By doing so, memory refresh is performed when the output of the refresh address generation counter 1 is an even number, and rewriting is performed when the output is an odd number. That is, memory refresh and rewriting are performed alternately every cycle.

なお、この第２図中の他の部分の構成は第１図と同様で
ある。Note that the configuration of other parts in FIG. 2 is the same as that in FIG. 1.

また、上述の２つの実施例において、リフレッシュ動作
時にはロウアドレスのみを指定しているため、占有時間
は短く、ロウ及びカラムを指定する再書込み動作は占有
時間が長い。よって、占有時間を問題としないのであれ
ば、交互に行わず、再書込み動作のみを一定周期で行っ
ても良い。こうすれば、信頼性がさらに向上するのであ
る。なお、ＤＲＡＭに限らず、ＳＲＡＭ等に対して再書
込み動作を周期的に行えば信頼性が向上することは明ら
かである。Furthermore, in the two embodiments described above, since only the row address is specified during the refresh operation, the occupied time is short, whereas the rewrite operation that specifies the row and column has a long occupied time. Therefore, if the occupied time is not a problem, only the rewriting operation may be performed at a constant cycle instead of being performed alternately. This will further improve reliability. Note that it is clear that reliability can be improved not only in DRAM but also in SRAM and the like by periodically performing rewriting operations.

発明の詳細 な説明したように本発明は、ＥＣＣ付きメモリ回路に、
再書込みアドレス生成回路を付加し、メモリリフレッシ
ュサイクルにおいて、メモリリフレッシュ動作と、再書
込み動作とを交互に行うような機能を設けることにより
、一定の周期で全メモリセルがリフレッシュされること
はもちろん全メモリセルに対して再書込みを行うため、
ソフトエラーによる１ビツトエラーが発生してもその番
地が読出される前に訂正される確率が高くなり、またア
クセス開度の低い番地の２ビツトエラーとなる確率も低
減でき、メモリの信頼性が高くなるという効果がある。DETAILED DESCRIPTION OF THE INVENTION As described above, the present invention provides a memory circuit with ECC,
By adding a rewrite address generation circuit and providing a function that alternately performs memory refresh operation and rewrite operation in the memory refresh cycle, it is possible to not only refresh all memory cells at a fixed cycle but also refresh all memory cells at regular intervals. To rewrite memory cells,
Even if a 1-bit error occurs due to a soft error, there is a high probability that it will be corrected before the address is read, and the probability of a 2-bit error occurring at an address with a low access degree can also be reduced, increasing memory reliability. There is an effect.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の実施例によるメモリ制御システムの構
成を示すブロック図、第２図は本発明の他の実施例によ
るメモリ制御システムの構成を示すブロック図である。 主要部分の符号の説明 １・・・・・・リフレッシュアドレス生成カウンタ２・
・・・・再書込みロウアドレス生成カウンタ３・・・・
・・再書込みカラムアドレス生成カウンタ２０・・・・
・・アドレスセレクタ ７０・・・・・・ＥＣＣＬＳＩ ８０・・・・・・メモリFIG. 1 is a block diagram showing the configuration of a memory control system according to an embodiment of the invention, and FIG. 2 is a block diagram showing the configuration of a memory control system according to another embodiment of the invention. Explanation of symbols of main parts 1...Refresh address generation counter 2.
...Rewrite row address generation counter 3...
...Rewrite column address generation counter 20...
...Address selector 70...ECCLSI 80...Memory

Claims (1)

【特許請求の範囲】[Claims] （１）メモリに対し、所定周期毎にリフレッシュ動作を
行うメモリ制御システムであって、前記メモリの全アド
レスに対して読出しを行う読出手段と、この読出された
データの訂正を行う訂正手段と、この訂正後のデータを
再び同一アドレスに書込む書込み手段とを有し、前記読
出手段及び前記訂正手段更には前記書込み手段によるデ
ータの読出し及び訂正更には再書込み動作と前記リフレ
ッシュ動作とを交互に行うようにしたことを特徴とする
メモリ制御システム。(1) A memory control system that performs a refresh operation on a memory at predetermined intervals, comprising a reading unit that reads all addresses of the memory, and a correction unit that corrects the read data; writing means for writing the corrected data again to the same address, and reading and correcting the data by the reading means and the correction means, the writing means, and the rewriting operation and the refresh operation alternately. A memory control system characterized by: