JPS60112166A - バス接続インタフェイス装置 - Google Patents
バス接続インタフェイス装置Info
- Publication number
- JPS60112166A JPS60112166A JP58219508A JP21950883A JPS60112166A JP S60112166 A JPS60112166 A JP S60112166A JP 58219508 A JP58219508 A JP 58219508A JP 21950883 A JP21950883 A JP 21950883A JP S60112166 A JPS60112166 A JP S60112166A
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- Japan
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- output
- bus
- path
- output control
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Bus Control (AREA)
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野」
本発明は、分散処理システムに用いてｆｆ荊なｄス接続
インタフェイス装置違に関する。
インタフェイス装置違に関する。
従来から、入出力制御の１つの方法として、（ＩＢを用
いて行なう方法がある。ＣＣＢとは、入出カ装トｔの制
御コマンｒ１データバッファアドレス、）ぞツファの大
きさ、終了ステータス及びその他の制御情報が入ったデ
ータエリアでおり、通常、システムの主メモリ上に用意
される。
いて行なう方法がある。ＣＣＢとは、入出カ装トｔの制
御コマンｒ１データバッファアドレス、）ぞツファの大
きさ、終了ステータス及びその他の制御情報が入ったデ
ータエリアでおり、通常、システムの主メモリ上に用意
される。
第１図ｔま従来のＣＣＢを用いて入出力制御を行なうシ
ステムの一例を示したブロック図である。中央処理装置
（ＣＰＵ）１、主メモリ２、及び首数台の入出力装置１
２３がパス４上に接続されている。
ステムの一例を示したブロック図である。中央処理装置
（ＣＰＵ）１、主メモリ２、及び首数台の入出力装置１
２３がパス４上に接続されている。
ＣＰＵ １は主メモリ２上にＣＣＢ ５ を用意してか
ら、入出力装Ｈ’２３に対して人出操作要求を出す。こ
の時、ＣＰＵ１は同時にＣＣＢ ５の先頭アＰレスを入
出力装置３に送り、これによって入出力装置３に要求の
内容を知らせる。入出力装置３は主メモリ２上からＣＣ
ｌ３５の内容ヲ読み出し、この内容に従って処理を行く
う。入出力装置３は処理を終了すると、終了ステータス
ｔ； ＣＣＢ ｓ内に入れると共に、ＣＰＵＩへ処理終
了を知らせる。ＣＰＵ１はＣＣＢ ５内の終了ステータ
スを読み取り次の処理へ移る。従来は第１図に示した如
く入出力装も１，３を多数並べて各種の処理を行なう構
成のシステムが採用されていたが、近年、処理の分散化
を図る目的で第２図に示すような構成のシステムが用い
られるようになって藪た。
ら、入出力装Ｈ’２３に対して人出操作要求を出す。こ
の時、ＣＰＵ１は同時にＣＣＢ ５の先頭アＰレスを入
出力装置３に送り、これによって入出力装置３に要求の
内容を知らせる。入出力装置３は主メモリ２上からＣＣ
ｌ３５の内容ヲ読み出し、この内容に従って処理を行く
う。入出力装置３は処理を終了すると、終了ステータス
ｔ； ＣＣＢ ｓ内に入れると共に、ＣＰＵＩへ処理終
了を知らせる。ＣＰＵ１はＣＣＢ ５内の終了ステータ
スを読み取り次の処理へ移る。従来は第１図に示した如
く入出力装も１，３を多数並べて各種の処理を行なう構
成のシステムが採用されていたが、近年、処理の分散化
を図る目的で第２図に示すような構成のシステムが用い
られるようになって藪た。
呂２１盛１は従来のＣＣ’Ｂを用いて入出力制御を行な
うシステムの他の例を示したゾロツク図でおる。
うシステムの他の例を示したゾロツク図でおる。
本例はｆＡ’＋ １図のように入出力装ｆｄａを並列に
置く代わりに、パス４に接続される入出カプロセッサ６
を用意し、この下に入出力装置３をパス７を介して複数
台並べた（、”・１成を採っている。更にパス７にはＬ
ＩＩメモリ８が接続てれている。ＣＰＵ １は主メモリ
２上にＣＣＢ５を用意した後、入出力操作要求をパス４
を通して入出力プロセラ′Ｔ６に送る。すると、大計カ
プロセッサ６はＣＣＢ ５の内容を読み出してアクセス
する入出力装置３を判定し、該当の入出力装置３に入出
力操作要求を出す。入出力装置３は処理を終了すると終
了情報を入出カプロセッサ６に送る。すると入出カプロ
セッサ６は終了ステータスをα１５に書き込むと共に、
ＣＰＵ１へ入出力装置３の処理終了を知らせる。すると
、ＣＰＵ １はＣＣＢ５内のＩ９：’ＴＸ７″−タスを
読み取り、次の処理へ移る。入出力プロセラ−１７−６
１ｒｉ多数の入出力装置３のためのチャンネルマルチゾ
レクサとしての機能を有する他に、エラー処理、シーケ
ンス制御その他の入出力処理の大部分を行なう機能を有
しており、ＣＰＵＩの負荷の軽減を図るようにしている
。
置く代わりに、パス４に接続される入出カプロセッサ６
を用意し、この下に入出力装置３をパス７を介して複数
台並べた（、”・１成を採っている。更にパス７にはＬ
ＩＩメモリ８が接続てれている。ＣＰＵ １は主メモリ
２上にＣＣＢ５を用意した後、入出力操作要求をパス４
を通して入出力プロセラ′Ｔ６に送る。すると、大計カ
プロセッサ６はＣＣＢ ５の内容を読み出してアクセス
する入出力装置３を判定し、該当の入出力装置３に入出
力操作要求を出す。入出力装置３は処理を終了すると終
了情報を入出カプロセッサ６に送る。すると入出カプロ
セッサ６は終了ステータスをα１５に書き込むと共に、
ＣＰＵ１へ入出力装置３の処理終了を知らせる。すると
、ＣＰＵ １はＣＣＢ５内のＩ９：’ＴＸ７″−タスを
読み取り、次の処理へ移る。入出力プロセラ−１７−６
１ｒｉ多数の入出力装置３のためのチャンネルマルチゾ
レクサとしての機能を有する他に、エラー処理、シーケ
ンス制御その他の入出力処理の大部分を行なう機能を有
しており、ＣＰＵＩの負荷の軽減を図るようにしている
。
ところで、実際のシステムでは、第１図の構成で用いら
れる入出力装置３と舘２図の構成で用い・られる入出力
装置３け同一の装置であるほうがシステムの拡張性の面
で有利である。
れる入出力装置３と舘２図の構成で用い・られる入出力
装置３け同一の装置であるほうがシステムの拡張性の面
で有利である。
又、同様の趣旨で第２図の構成で使用される副メモリ８
は第１図の構成で使用される主メモリ２と同一のもので
あるほうがよい。こ９ためにｔま、鎖１図に示したパス
４と第２７に示したパス７を結合する必要があり、更に
入出カプロセッサ６も第１図のＣＰ［Ｊｌとほぼ同一の
ものを用いた方が種々の面で有利となる。これらの要求
を実現しためが第３図に示した構成のシステムである。
は第１図の構成で使用される主メモリ２と同一のもので
あるほうがよい。こ９ためにｔま、鎖１図に示したパス
４と第２７に示したパス７を結合する必要があり、更に
入出カプロセッサ６も第１図のＣＰ［Ｊｌとほぼ同一の
ものを用いた方が種々の面で有利となる。これらの要求
を実現しためが第３図に示した構成のシステムである。
ＣＰＵ １と主メモリ２はパス４に接続され、このパス
４４−１．パスインターフェース９を介１．て、ｓスフ
に結合されている。パス７には入出力制御架［１０１副
メモリ８及び複数台の入出力装置３が接続されている。
４４−１．パスインターフェース９を介１．て、ｓスフ
に結合されている。パス７には入出力制御架［１０１副
メモリ８及び複数台の入出力装置３が接続されている。
なお、入出力制御装置１０とパスインターフェース９を
合わせたものが第２図における人出カブロセツナ６に相
当する。又、ツマスインターフエース９は０ＰＩＪＩと
人出力制御装置１０゛の両者から入出力装置Ｉ、（チャ
ネル）としＣ見えるように構成されている。
合わせたものが第２図における人出カブロセツナ６に相
当する。又、ツマスインターフエース９は０ＰＩＪＩと
人出力制御装置１０゛の両者から入出力装置Ｉ、（チャ
ネル）としＣ見えるように構成されている。
ＣＰＵＩは主メモリ２上にＣＣｌ３を用意した後、パス
４全通し′Ｃパスインターフェース９に入出力操作要求
を出す。この入出力操作要求はパスインターフェースｉ
ｔよって一度受は取られ、パスインターフェース９は入
出力操作要求があったことを入出力制御＆［１０へ、通
常、割り込みとして知らせろ。更に、パスインターフェ
ース９Ｖｉ入出力制御装汁−二１０からの要求によυＣ
ＣＢの先頭アドレス等のデータを副メモリ８へ送る。入
出力１３１ｊ御装餘１０は副メモリ８からデータを読み
出し、処理を開始する。入出力制御架ｆＮ７１０は、処
理の途中でデータ転送の必要を生じた時は、パスインタ
ーフェース９を介して主メモリ２とｒ’Ｊメモリ８との
間でデータ転送を行なう。入出力動作そのものは入出力
装置３で行なうため、入出力制御装置ｉｏ！ｒｉ入出力
装置３に対して入出力操作要求を出す。この時、入出力
制御装置１０は必要に応じて副メモリ８に入出力装置３
のためのσｍを用意する。入出力装置３で処理が終了す
ると、入出力装置３から入出力制御装置１０に対゛して
終了通知を送り、更にこの終了通知を入出力制御架［１
０がパスインターフェース９を介してＣＰＵＩへ知らせ
る。このように、ツマスインターフエース９は、入出力
操作要求の受信と入出力制御架＆１０への通知受信情報
の保持、メモリ間のデータ転送、入出力制御装置１０か
らＣＰＵＩへの通知等を行なっている。
４全通し′Ｃパスインターフェース９に入出力操作要求
を出す。この入出力操作要求はパスインターフェースｉ
ｔよって一度受は取られ、パスインターフェース９は入
出力操作要求があったことを入出力制御＆［１０へ、通
常、割り込みとして知らせろ。更に、パスインターフェ
ース９Ｖｉ入出力制御装汁−二１０からの要求によυＣ
ＣＢの先頭アドレス等のデータを副メモリ８へ送る。入
出力１３１ｊ御装餘１０は副メモリ８からデータを読み
出し、処理を開始する。入出力制御架ｆＮ７１０は、処
理の途中でデータ転送の必要を生じた時は、パスインタ
ーフェース９を介して主メモリ２とｒ’Ｊメモリ８との
間でデータ転送を行なう。入出力動作そのものは入出力
装置３で行なうため、入出力制御装置ｉｏ！ｒｉ入出力
装置３に対して入出力操作要求を出す。この時、入出力
制御装置１０は必要に応じて副メモリ８に入出力装置３
のためのσｍを用意する。入出力装置３で処理が終了す
ると、入出力装置３から入出力制御装置１０に対゛して
終了通知を送り、更にこの終了通知を入出力制御架［１
０がパスインターフェース９を介してＣＰＵＩへ知らせ
る。このように、ツマスインターフエース９は、入出力
操作要求の受信と入出力制御架＆１０への通知受信情報
の保持、メモリ間のデータ転送、入出力制御装置１０か
らＣＰＵＩへの通知等を行なっている。
上記第３図で示したシステムで用いられる従来のツマス
インターフエース９によレバ、ＣＰＵ１カラ出された入
出力操作要求は全てｄスインターフエース９ｆ：介して
直ちに入出力制御装置１０に知らされるため、入出力操
作要求が出されるたびにツマスインターフエース９から
入出力制御装置１０へ７；１υ込みが発生する。このた
め、入出力制御架ｖ１１０は七のＷｌり込み処理のみで
いっばいとなり、入出力抜ｕｔ３のサポート、エラー処
理等の他の処理が全く行なえなくなるか、成るいは処理
性能が著しく低下し、入出力制御装置１０の効率が悪化
するという欠点があった。
インターフエース９によレバ、ＣＰＵ１カラ出された入
出力操作要求は全てｄスインターフエース９ｆ：介して
直ちに入出力制御装置１０に知らされるため、入出力操
作要求が出されるたびにツマスインターフエース９から
入出力制御装置１０へ７；１υ込みが発生する。このた
め、入出力制御架ｖ１１０は七のＷｌり込み処理のみで
いっばいとなり、入出力抜ｕｔ３のサポート、エラー処
理等の他の処理が全く行なえなくなるか、成るいは処理
性能が著しく低下し、入出力制御装置１０の効率が悪化
するという欠点があった。
本発明の目的は、上記の欠点に麺み、入出力制御装置の
処理効率を向上させたパス接続インタフェイス装ｆＲを
提供することにある。
処理効率を向上させたパス接続インタフェイス装ｆＲを
提供することにある。
本発明は、一方のパスを介して送られてくるデータを一
時保持する記ｔａ手段と、この記憶手段にデータが保持
されたことをチェックしこれ’ｔ ｌ＝Ｊ込みにより他
方のノマスを介して接続される装ｆｆ１７に知らせると
共に、上記装置の指示により前記記憶手段の内容を取シ
込む制御手段とから成るパス接続インタフェイス装置を
用いて、前記一方のパスと他方のパスを接続することに
より、上記目的を達成するものである。
時保持する記ｔａ手段と、この記憶手段にデータが保持
されたことをチェックしこれ’ｔ ｌ＝Ｊ込みにより他
方のノマスを介して接続される装ｆｆ１７に知らせると
共に、上記装置の指示により前記記憶手段の内容を取シ
込む制御手段とから成るパス接続インタフェイス装置を
用いて、前記一方のパスと他方のパスを接続することに
より、上記目的を達成するものである。
以下本発明のパス接続インタフェイス装置の一実施例を
従来例と同一部には同符号をイツシて図面に従って説明
する。陀４図は本発明のパス接続インタフェイス装置を
用いた人出力制御システムの一実施例を示したブロック
図である。本実施例では、ＣＰＵ側のパス４と入出力制
御装置側のパス７との間に制御回路１１及びバッファメ
モｔｊ１２がら成るパス接続インタフェイス装ｆｉＺ１
０１：仲介して、パス４．７を結合した構成を拌ってい
る。他の溝底は鎮３し１に示したものと同様であるため
説明シよ省略する。
従来例と同一部には同符号をイツシて図面に従って説明
する。陀４図は本発明のパス接続インタフェイス装置を
用いた人出力制御システムの一実施例を示したブロック
図である。本実施例では、ＣＰＵ側のパス４と入出力制
御装置側のパス７との間に制御回路１１及びバッファメ
モｔｊ１２がら成るパス接続インタフェイス装ｆｉＺ１
０１：仲介して、パス４．７を結合した構成を拌ってい
る。他の溝底は鎮３し１に示したものと同様であるため
説明シよ省略する。
次に本実施例の動作について説明する。
ＣＰＵ １より送られてくる入出力操作要求信号は一部
パッファメモｖ１２に保持感れる。制御回路１１は、バ
ッファメモリ１２に入出力操作要求信号が保持されたこ
とを検出し、これを割υ込みライン１３分通して入出力
制御架ｆｆｆｌｌＯへ知らせる。入出力制御装置￥１０
は割り込みにより入出力操作要求がきたことを知り、制
御回路１工にデータ転送を指示す基。このデータ転送指
示により制御回路１１＃′ｉバツフアメモリ１２に保持
された内容を、２スフ全通して、通常は、入出力制御装
置側に設けられている副メモリ８へ転送する。すると、
入出力制御装置１０は副メモリ８からデータを読み出し
、処理を開始する。
パッファメモｖ１２に保持感れる。制御回路１１は、バ
ッファメモリ１２に入出力操作要求信号が保持されたこ
とを検出し、これを割υ込みライン１３分通して入出力
制御架ｆｆｆｌｌＯへ知らせる。入出力制御装置￥１０
は割り込みにより入出力操作要求がきたことを知り、制
御回路１工にデータ転送を指示す基。このデータ転送指
示により制御回路１１＃′ｉバツフアメモリ１２に保持
された内容を、２スフ全通して、通常は、入出力制御装
置側に設けられている副メモリ８へ転送する。すると、
入出力制御装置１０は副メモリ８からデータを読み出し
、処理を開始する。
ところで、入出力制御架ｆｆ１ｌＯが他の処理で直ちに
応答ができない時に、再びＣＰＵ １より別の入出力操
作要求信号が出された場合は、これらの入出力操作要求
信号はノマッファメモリ１２に順次保持される。このノ
マツファメモリ１２の空き状況はバッファの状況を示す
信号線１４全通して制御回路１１によりＣ）’Ｕ １−
報知されるが、制御回路１１け新らたな’ｆ’ｊＪり込
み等を入出力制御架Ｍ１０へ送らない。その後、入出力
制御装置１０の他の処理が終わると、制（，１１回路１
１は入出力制御装置１０の指示によりバッファメモリ１
２に保持された内容を一括して副メモリ８へ転送する。
応答ができない時に、再びＣＰＵ １より別の入出力操
作要求信号が出された場合は、これらの入出力操作要求
信号はノマッファメモリ１２に順次保持される。このノ
マツファメモリ１２の空き状況はバッファの状況を示す
信号線１４全通して制御回路１１によりＣ）’Ｕ １−
報知されるが、制御回路１１け新らたな’ｆ’ｊＪり込
み等を入出力制御架Ｍ１０へ送らない。その後、入出力
制御装置１０の他の処理が終わると、制（，１１回路１
１は入出力制御装置１０の指示によりバッファメモリ１
２に保持された内容を一括して副メモリ８へ転送する。
入出力制御装置ａ１１は副メモリ８内のデータを順次ｉ
ｉ、；ｃみ出して処理を行なり。
ｉ、；ｃみ出して処理を行なり。
本実施例によれば、ＣＰＵＩから送られてくる入出力操
作要求信号を必要があれば順次ノックアメモリ１２に保
持しておき、入出力制御装置１００都合の良い時点で、
前記）々ラフアメモリ１２の内容を一括して副メモリ８
に送り、仁の゛副メモリ８からデータを取シ出し入出力
制御装置１０が処理を開始するため、ＣＰＵＩからの入
出力操作要求信号が出るたびに、入出力制御装置１０が
応答する必要がなく、ＣＰＵ １からの割り込み処理に
よって入出力制御装置１０の処理が飽和状態となるよう
なことがなくなり、入出力制御装置ｉ￥１０本来の入出
力装置のサポート及びエラー処理等を十分行なうことが
でき、入出力制御装置１０の処理効率を向上させること
ができる。
作要求信号を必要があれば順次ノックアメモリ１２に保
持しておき、入出力制御装置１００都合の良い時点で、
前記）々ラフアメモリ１２の内容を一括して副メモリ８
に送り、仁の゛副メモリ８からデータを取シ出し入出力
制御装置１０が処理を開始するため、ＣＰＵＩからの入
出力操作要求信号が出るたびに、入出力制御装置１０が
応答する必要がなく、ＣＰＵ １からの割り込み処理に
よって入出力制御装置１０の処理が飽和状態となるよう
なことがなくなり、入出力制御装置ｉ￥１０本来の入出
力装置のサポート及びエラー処理等を十分行なうことが
でき、入出力制御装置１０の処理効率を向上させること
ができる。
なお、上記実施例でＩ／′１ｃＰＵ１と入出力制御装置
１０間のデータ処理について説明したが、本発明は、Ｃ
ＰＵと通イｄ制御装置、成るいは入出力マルチゾレクサ
成るいはこれらと同等の機能を持ったものとの間におけ
るデータ転送にも適用することができる。又、同様にＣ
ＰＵとＣＰＩＪ、入出力制御装置と入出力制御装置間の
データ転送にも本発明を適用することができる。
１０間のデータ処理について説明したが、本発明は、Ｃ
ＰＵと通イｄ制御装置、成るいは入出力マルチゾレクサ
成るいはこれらと同等の機能を持ったものとの間におけ
るデータ転送にも適用することができる。又、同様にＣ
ＰＵとＣＰＩＪ、入出力制御装置と入出力制御装置間の
データ転送にも本発明を適用することができる。
以上記述したμＩ？＜本発明のノマス接続インタフェイ
ス装置りによれば、一方の／？ス側のＣＰＵから送られ
てくる入出力操作要求信号を一部パツファメモリに保持
しておき、他方の・ぞス側の入出力制御装置の都合がよ
い時点で、前記ｄラフアメモリからの内容を入出力制御
装ｆ′Ｏｊ、側に送って処理を開始きせる構成を抹るこ
とによシ、入出力側もｉ１装ｒａの処理効率を向上させ
る効果がある。
ス装置りによれば、一方の／？ス側のＣＰＵから送られ
てくる入出力操作要求信号を一部パツファメモリに保持
しておき、他方の・ぞス側の入出力制御装置の都合がよ
い時点で、前記ｄラフアメモリからの内容を入出力制御
装ｆ′Ｏｊ、側に送って処理を開始きせる構成を抹るこ
とによシ、入出力側もｉ１装ｒａの処理効率を向上させ
る効果がある。
第１図は従来の入出力ｆｌｉ！ｌ （ｉｌｌシステムの
一例を示したブロック図、第２図は従来の入出力制御シ
ステムの他の例を示したブロック図％ １４ＴＪ３図は
従来の人出力ｆｔ１ｆｌ １４１システムの更に他の例
を示したブロックは１、第４図は本発明のパス接続イン
タフェイス装（ｄを適用した入出力制御システムの一実
施例を示したブロック図である。 １・・・中央処理共Ｕ（ＣＰＩＪ） ２．１２・・・主
メモリ３・・・入出力袋ロ ４，７・・・パス ８・−
・副メモリ１０・・・入出力制御装置 １１・・・制御
回路１００・・・パス接続インタフェイス装置第２図 第３図 第４図
一例を示したブロック図、第２図は従来の入出力制御シ
ステムの他の例を示したブロック図％ １４ＴＪ３図は
従来の人出力ｆｔ１ｆｌ １４１システムの更に他の例
を示したブロックは１、第４図は本発明のパス接続イン
タフェイス装（ｄを適用した入出力制御システムの一実
施例を示したブロック図である。 １・・・中央処理共Ｕ（ＣＰＩＪ） ２．１２・・・主
メモリ３・・・入出力袋ロ ４，７・・・パス ８・−
・副メモリ１０・・・入出力制御装置 １１・・・制御
回路１００・・・パス接続インタフェイス装置第２図 第３図 第４図
Claims (1)
- 一方のパスを介して送られてくるデータを一時保持する
記憶手段と、この記憶手段にデータが保持されたことを
チェックし、これを割込みにょシ他方のノ々スを介して
接シーコされる装置に知らせると共に、上記装置の指示
により前記記憶手段の内容をＪ１１！り込むｆｉｉｌＪ
御手段とから成る仁とを特徴とするパス接続インタフェ
イス装ν。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219508A JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58219508A JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60112166A true JPS60112166A (ja) | 1985-06-18 |
Family
ID=16736553
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58219508A Pending JPS60112166A (ja) | 1983-11-24 | 1983-11-24 | バス接続インタフェイス装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60112166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6590991B1 (en) | 1998-07-06 | 2003-07-08 | Sanyo Electric Co., Ltd. | Sound-vibration generator |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
| JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
-
1983
- 1983-11-24 JP JP58219508A patent/JPS60112166A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57111733A (en) * | 1980-12-29 | 1982-07-12 | Panafacom Ltd | Bus conversion system |
| JPS58168129A (ja) * | 1982-03-30 | 1983-10-04 | Fujitsu Ltd | バス結合方式 |
Cited By (1)
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|---|---|---|---|---|
| US6590991B1 (en) | 1998-07-06 | 2003-07-08 | Sanyo Electric Co., Ltd. | Sound-vibration generator |
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