JP3129703B2 - Ｍｏｓトランジスタを備えた半導体装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、さらに言えば、金属−酸化物−半
導体（Metal-Oxide-Semiconductor、ＭＯＳ）型の電界
効果トランジスタ（以下、ＭＯＳトランジスタという）
を備えた半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】一般に、ＭＯＳトランジスタを備えた半
導体装置の製造工程において、プラズマ・エッチング、
プラズマ・アッシング、プラズマＣＶＤ（Chemical Vap
or Deposition、化学的気相成長法）等のプラズマを使
用したプロセス（以下、プラズマ・プロセスという）が
数多く用いられる。特に、半導体装置の微細化・高集積
化を進める上で、プラズマ・プロセスは欠かすことがで
きない。他方、プラズマ・プロセスを使用した場合に
は、プラズマ中の荷電粒子の影響によりＭＯＳトランジ
スタの特性が劣化したり、素子自体が破壊されるという
現象が発生する。このため、半導体装置の信頼性や歩留
まりが低下するという問題がある。以下、従来の半導体
装置について、プラズマ・プロセスがＭＯＳトランジス
タに及ぼす影響について説明する。

【０００３】図８は、従来の半導体装置の一例を示す。

【０００４】図８の従来の半導体装置は、シリコンから
なる半導体基板１０１を備えている。半導体基板１０１
の表面領域には、酸化シリコンからなるフィールド絶縁
層１０２が形成され、このフィールド絶縁層１０２によ
り分離された素子形成領域（図示せず）が形成されてい
る。素子形成領域の上には、酸化シリコンからなるゲー
ト絶縁膜１０３が選択的に形成されている。ゲート絶縁
膜１０３の上には、多結晶シリコンからなるゲート電極
１０４が選択的に形成され、その両端部はフィールド絶
縁層１０２の上に延在している。素子形成領域には、ゲ
ート電極１０４の直下の領域を挟むように一対のソース
・ドレイン領域（図示せず）が形成されている。それら
のソース・ドレイン領域とゲート電極１０４により半導
体基板１０１上にＭＯＳトランジスタが形成される。

【０００５】フィールド絶縁層１０２の上には、酸化シ
リコンからなる第１層間絶縁層１０５が形成されてい
る。この第１層間絶縁層１０５は、ソース・ドレイン領
域とゲート電極１０４を覆っている。第１層間絶縁層１
０５には、ゲート電極１０４の表面に至る貫通孔１０６
が形成されている。貫通孔１０６の内部には、タングス
テンからなる導電体プラグ１０７が充填されている。導
電体プラグ１０７の底部はゲート電極１０４の頂部と接
触し、それによって導電体プラグ１０７はゲート電極１
０４に電気的に接続される。

【０００６】第１層間絶縁層１０５の上には、パターン
化されたアルミニウム層からなる配線層１０８が形成さ
れている。この配線層１０８の底部は導電体プラグ１０
７の頂部と接触している。それにより、配線層１０８
は、導電体プラグ１０７に電気的に接続され、さらに、
導電体プラグ１０７を介してゲート電極１０４に電気的
に接続される。第１層間絶縁層１０５の上には、第１配
線層１０８を覆うように第２層間絶縁層１０９が形成さ
れている。

【０００７】以上の構成を持つ図８の従来の半導体装置
は、次のようにして作製される。

【０００８】まず、半導体基板１０１の表面領域にフィ
ールド絶縁層１０２を選択的に形成する。半導体基板１
０１の表面領域には、フィールド絶縁層１０２により分
離された素子形成領域が画定される。次に、半導体基板
１０１の素子形成領域上に酸化シリコン膜を形成した
後、多結晶シリコン層を半導体基板１０１上の全体に堆
積する。多結晶シリコン層上にパターン化されたフォト
レジストを形成した後、それをマスクに用いてエッチン
グを行い、酸化シリコン膜と多結晶シリコン層を選択的
且つ同時に除去する。こうして、ゲート絶縁膜１０３と
ゲート電極１０４が形成される。さらに、フィールド絶
縁層１０２とゲート電極１０４をマスクとして素子形成
領域に燐をイオン注入することにより、一対のソース・
ドレイン領域を形成する。

【０００９】次に、半導体基板１０１上の全体に酸化シ
リコン層を堆積させて第１層間絶縁層１０５を形成す
る。そして、第１層間絶縁層１０５の上に、パターン化
されたフォトレジストを形成し、それをマスクに用いて
反応性イオンエッチング（Reactive Ion Etching、ＲＩ
Ｅ）法によりエッチングを行い、第１層間絶縁層を選択
的に除去して貫通孔１０６を形成する。フォトレジスト
を除去した後、第１層間絶縁層１０５の上にＣＶＤ法に
よりタングステン層を形成する。タングステン層の厚さ
は、タングステン層が貫通孔１０６の全体に埋め込まれ
るよう設定される。その後、化学機械研磨（Chemical M
echanical Polish、ＣＭＰ）法により、タングステン層
の不要な部分を除去し、導電体プラグ１０７を形成す
る。

【００１０】次に、第１層間絶縁層１０５の上にスパッ
タ法によりアルミニウム層を形成する。このアルミニウ
ム層は半導体基板１０１上の全体を覆うように形成され
る。続いて、アルミニウム層の上に、パターン化された
フォトレジストを形成した後、それをマスクに用いてＲ
ＩＥ法によりエッチングを行い、アルミニウム層を選択
的に除去して配線層１０８を形成する。フォトレジスト
を除去した後、層間絶縁層１０５の上に酸化シリコン層
を堆積させ、第３層間絶縁層１０９を形成する。

【００１１】上述した通り、図８の従来の半導体装置の
製造工程にはいくつものプラズマ・プロセスが含まれて
いる。以下、配線層１０８を形成する工程で行われるエ
ッチングを例として、プラズマ・プロセスがＭＯＳトラ
ンジスタに及ぼす影響について述べる。

【００１２】プラズマとは電離したイオンや電子などの
荷電粒子が高密度で存在する状態のことである。このプ
ラズマが局所的に不均一になると電荷の均衡が崩れるた
め、プラズマから導電体に電荷が供給される。

【００１３】配線層１０８を形成する工程では、ＲＩＥ
法によりアルミニウム層がエッチングされる。エッチン
グの初期段階では、半導体基板１０１上の全体を覆うよ
うに形成されたアルミニウム層は、図示されていない部
分でソース・ドレイン領域などを介して半導体基板１０
１に接続されている。この接続により、アルミニウム層
と半導体基板１０１との間に低抵抗の電流経路が形成さ
れることになる。このため、プラズマから導電体である
アルミニウム層に供給された電荷は、この低抵抗の電流
経路を通って半導体基板１０１に放出される。よって、
プラズマがＭＯＳトランジスタに影響を及ぼすことはな
い。エッチングの最終段階では、いわゆるオーバ・エッ
チングが行われる。この場合、アルミニウム層はパター
ン化されて配線層１０８が形成されているので、配線層
１０８に供給された電荷は電気的にフローティングの状
態にあるゲート電極１０４に流れ込む。そして、ゲート
絶縁膜１０３に電荷が蓄積される。この蓄積された電荷
により、ＭＯＳトランジスタのしきい値電圧が変動す
る。すなわち、ＭＯＳトランジスタの特性が劣化する。
最悪の場合、ゲート絶縁膜１０４に絶縁破壊が起こり素
子が破壊される。

【００１４】プラズマ中に曝される導電体の面積（以
下、アンテナ面積と呼ぶ）が大きい程、その導電体に供
給される電荷の量は多くなる。長い配線長を持つ配線層
１０８のアンテナ面積は大きいので、ゲート電極１０４
に流入する電荷の量が多くなる。よって、上記のＭＯＳ
トランジスタの特性の劣化や素子の破壊が生じ易い。

【００１５】配線層１０８を形成する工程では、フォト
レジストの除去にプラズマ・アッシング法を用いる場合
がある。また、層間絶縁層１０９をプラズマＣＶＤ法を
用いて形成する場合もある。それらの場合には、ＭＯＳ
トランジスタの特性の劣化や素子の破壊がさらに進んで
しまうことになる。

【００１６】そこで、この問題を解消するため、従来よ
り種々の技術が提案されている。

【００１７】図９は、この問題の解消を意図した従来の
半導体装置の一例を示す。この従来の半導体装置は、特
開平６−２０４４６７号公報に開示されている。

【００１８】図９の従来の半導体装置は、シリコンから
なる半導体基板２０１を備えている。半導体基板２０１
の表面領域には、酸化シリコンからなるフィールド絶縁
層２０２が形成され、このフィールド絶縁層２０２によ
り分離された素子形成領域（図示せず）が形成されてい
る。素子形成領域の上には、酸化シリコンからなるゲー
ト絶縁膜２０３が選択的に形成されている。ゲート絶縁
膜２０３の上には、多結晶シリコンからなるゲート電極
２０４が選択的に形成され、その両端部はフィールド絶
縁層２０２の上に延在している。素子形成領域には、ゲ
ート電極２０４の直下の領域を挟むように一対のソース
・ドレイン領域（図示せず）が形成されている。それら
のソース・ドレイン領域とゲート電極２０４により半導
体基板２０１上にＭＯＳトランジスタが形成される。

【００１９】フィールド絶縁層２０２の上には、酸化シ
リコンからなる第１層間絶縁層２０５が形成されてい
る。この第１層間絶縁層２０５は、ソース・ドレイン領
域とゲート電極２０４の表面を覆っている。第１層間絶
縁層２０５には、ゲート電極２０４の表面に至る貫通孔
２０６が形成されている。貫通孔２０６の内部には、タ
ングステンからなる導電体プラグ２０７が充填されてい
る。導電体プラグ２０７の底部はゲート電極２０４の頂
部と接触し、それによって導電体プラグ２０７はゲート
電極２０４に電気的に接続される。

【００２０】第１層間絶縁層２０５の上には、パターン
化されたアルミニウム層からなる第１配線層２０８が形
成されている。この第１配線層２０８は短い配線パター
ン部分２０８Ａと長い配線パターン部分２０８Ｂにより
構成されている。配線パターン部分２０８Ａの底部は導
電体プラグ２０７の頂部と接触している。それにより、
配線パターン部分２０８Ａは、導電体プラグ２０７に電
気的に接続され、さらにゲート電極２０４に電気的に接
続される。

【００２１】第１層間絶縁層２０５の上には、第１配線
層２０８を覆うように第２層間絶縁層２０９が形成され
ている。第２層間絶縁層２０９には、それを貫通する２
つの貫通孔２１０Ａと２１０Ｂが形成されている。それ
らの貫通孔から配線パターン部分２０８Ａと２０８Ｂの
表面が露出している。第２層間絶縁層２０９の上には、
パターン化されたアルミニウム層からなる第２配線層２
１１が形成されている。その第２配線層２１１は、貫通
孔２１０Ａと２１０Ｂの内部に延在し、それらの底部で
配線パターン部分２０８Ａの頂部と２０８Ｂの頂部にそ
れぞれ接触している。こうして、配線パターン部分２０
８Ｂは、第２配線層２１１を介して配線パターン部分２
０８Ａに電気的に接続され、さらにゲート電極２０４に
電気的に接続される。

【００２２】図９の従来の半導体装置では、配線パター
ン部分２０８Ａと２０８Ｂは、第２配線層２１１を介し
て電気的に接続される。このため、第１配線層２０８を
形成する工程において配線パターン部分２０８Ｂはゲー
ト電極２０４に電気的に接続されない。したがって、第
１配線層２０８を形成する工程がプラズマ・プロセスを
含んでいて、それによりプラズマから配線パターン部分
２０８Ｂへ電荷の供給がなされても、その電荷はゲート
電極２０４に流入することがない。ゲート電極２０４に
電気的に接続された配線パターン部分２０８Ａは、その
長さが短くアンテナ面積が小さいので、プラズマから供
給される電荷の量が少なくなる。その結果、ＭＯＳトラ
ンジスタの特性の劣化や素子の破壊が抑制される。

【００２３】図１０は、上記問題の解消を意図した従来
の半導体装置の他の例を示す。この従来の半導体装置
は、図９の従来の半導体装置と同様に第１配線層を２つ
の配線パターン部分に分割して構成したものであり、１
つの貫通孔の内部に延在する第２配線層を介してそれら
の２つの配線パターン部分を電気的に接続した点におい
て、図９の従来の半導体装置と相違する。なお、図１０
の従来の半導体装置は、特開平７−２３５５４１号公報
に開示されている。

【００２４】図１０の従来の半導体装置は、シリコンか
らなる半導体基板３０１を備えている。半導体基板３０
１の表面領域には、酸化シリコンからなるフィールド絶
縁層３０２が形成され、このフィールド絶縁層３０２に
より分離された素子形成領域（図示せず）が形成されて
いる。素子形成領域の上には、酸化シリコンからなるゲ
ート絶縁膜３０３が選択的に形成されている。ゲート絶
縁膜３０３の上には、多結晶シリコンからなるゲート電
極３０４が選択的に形成され、その両端部はフィールド
絶縁層３０２の上に延在している。素子形成領域には、
ゲート電極３０４の直下の領域を挟むように一対のソー
ス・ドレイン領域（図示せず）が形成されている。それ
らのソース・ドレイン領域とゲート電極３０４により半
導体基板３０１上にＭＯＳトランジスタが形成される。

【００２５】フィールド絶縁層３０２の上には、酸化シ
リコンからなる第１層間絶縁層３０５が形成されてい
る。この第１層間絶縁層３０５は、ソース・ドレイン領
域とゲート電極３０４の表面を覆っている。第１層間絶
縁層３０５には、ゲート電極３０４の表面に至る貫通孔
３０６が形成されている。貫通孔３０６の内部には、タ
ングステンからなる導電体プラグ３０７が充填されてい
る。導電体プラグ３０７の底部はゲート電極３０４の頂
部と接触し、それによって導電体プラグ３０７はゲート
電極３０４に電気的に接続される。

【００２６】第１層間絶縁層３０５の上には、パターン
化されたアルミニウム層からなる第１配線層３０８が形
成されている。この第１配線層３０８は短い配線パター
ン部分３０８Ａと長い配線パターン部分３０８Ｂにより
構成されている。配線パターン部分３０８Ａの底部は導
電体プラグ３０７の頂部と接触している。それにより、
配線パターン部分３０８Ａは、導電体プラグ３０７に電
気的に接続され、さらにゲート電極３０４に電気的に接
続される。

【００２７】第１層間絶縁層３０５の上には、第１配線
層３０８を覆うように第２層間絶縁層３０９が形成され
ている。第２層間絶縁層３０９には、貫通孔３１０が形
成されている。その貫通孔３１０から第１配線パターン
部分３０８Ａと３０８Ｂの側部が露出している。第２層
間絶縁層３０９の上には、パターン化されたアルミニウ
ム層からなる第２配線層３１１が形成されている。その
第２配線層３１１は、貫通孔３１０の内部に延在し、そ
の底部で配線パターン部分３０８Ａおよび３０８Ｂの側
部と接触している。こうして、配線パターン部分２０８
Ｂは、第２配線層３１１を介して配線パターン部分３０
８Ａに電気的に接続され、さらにゲート電極３０４に電
気的に接続される。

【００２８】図１０の従来の半導体装置でも、図９の従
来の半導体装置と同様にＭＯＳトランジスタの特性の劣
化や素子の破壊が抑制される。すなわち、配線パターン
部分３０８Ａと３０８Ｂは、第２配線層３１１を介して
電気的に接続される。このため、第１配線層３０８を形
成する工程において配線パターン部分３０８Ｂはゲート
電極３０４に電気的に接続されない。したがって、第１
配線層３０８を形成する工程がプラズマ・プロセスを含
んでいて、プラズマから配線パターン部分３０８Ｂへ電
荷の供給がなされても、その電荷はゲート電極３０４に
供給されることがない。そして、ゲート電極３０４に電
気的に接続された配線パターン部分３０８Ａは、その長
さが短くアンテナ面積が小さいので、プラズマから供給
される電荷の量が少なくなる。その結果、ＭＯＳトラン
ジスタの特性の劣化や素子の破壊が抑制される。

【００２９】

【発明が解決しようとする課題】図８の従来の半導体装
置では、上記の通り、プラズマ・プロセスに起因したＭ
ＯＳトランジスタの特性の劣化や破壊が著しい。よっ
て、半導体装置の歩留まりや信頼性が低下するという問
題がある。

【００３０】図９の従来の半導体装置では、第１配線層
２０８の配線パターン部分２０８Ａ、２０８Ｂの電気的
な接続は、第２配線層２１１を介してなされる。このた
め、第２配線層２１１には、配線パターン部分２０８Ａ
と２０８Ｂを接続するための配線パターン部分が必要と
なる。この配線パターン部分は第２層間絶縁層２０９の
表面を占有するので、第２配線層２１１の他の配線パタ
ーン部分の配置を妨げることになる。これは、配線の集
積度が低下することを意味する。よって、半導体装置の
集積度が低下するという問題がある。

【００３１】図１０の従来の半導体装置では、第１配線
層３０８の配線パターン部分３０８Ａ、３０８Ｂの電気
的な接続は、第２配線層３１１を介してなされる。この
ため、第２配線層３１１には、配線パターン部分３０８
Ａと３０８Ｂを接続するための配線パターン部分が必要
となる。この配線パターン部分は、第２層間絶縁層３０
９の表面を占有するので、第２配線層の他の配線パター
ン部分の配置を妨げることになる。これは、配線の集積
度が低下することを意味する。よって、半導体装置の集
積度が低下するという問題がある。

【００３２】そこで、本発明の目的は、プラズマ・プロ
セスに起因する歩留まりや信頼性の低下を抑制すること
のできるＭＯＳトランジスタを備えた半導体装置および
その製造方法を提供することにある。

【００３３】本発明の他の目的は、集積度を高めること
のできるＭＯＳトランジスタを備えた半導体装置および
その製造方法を提供することにある。

【００３４】

【課題を解決するための手段】（１） 本発明の第１の
半導体装置は、半導体基板上に形成されたＭＯＳトラン
ジスタと、前記半導体基板上に形成されると共に前記Ｍ
ＯＳトランジスタのゲート電極を覆ってなる、前記ゲー
ト電極を露出する第１貫通孔を有する第１層間絶縁層
と、前記第１貫通孔の内部に形成され、且つ前記ゲート
電極と接触する第１導電体プラグと、前記第１層間絶縁
層上に前記第１導電体プラグの頂部と離間して形成され
た第１配線層と、前記第１層間絶縁層上に形成されると
共に前記第１配線層を覆ってなる、前記第１配線層の一
部および前記第１導電体プラグのそれぞれを露出する第
２貫通孔を有する第２層間絶縁層と、前記第２貫通孔の
内部に形成され、且つ前記第１配線層および前記第１導
電体プラグのそれぞれと接触する第２導電体プラグとを
備え、前記第１配線層は前記第２導電体プラグを介して
前記第１導電体プラグに電気的に接続され、もって前記
第１配線層は前記ゲート電極に電気的に接続されること
を特徴とする。

【００３５】（２） 本発明の第１の半導体装置では、
第１配線層が第２層間絶縁層に覆われており、その第２
層間絶縁層に第１配線層および第１導電体プラグのそれ
ぞれに至る第２貫通孔が設けられ、その第２貫通孔の内
部に形成された第２導電体プラグが第１配線層および第
１導電体プラグのそれぞれと接触する。それにより、第
１配線層は、第２導電体プラグを介して第１導電体プラ
グに電気的に接続され、さらにゲート電極に接続され
る。

【００３６】このため、第１配線層をゲート電極に接続
しない状態で第１配線層を形成することができる。その
場合、第１配線層をプラズマ・プロセスで形成しても、
プラズマから第１配線層に供給された電荷がゲート電極
に流入することがない。よって、プラズマ・プロセスに
起因するＭＯＳトランジスタの特性の劣化や破壊を抑制
でき、歩留まりや信頼性の低下を抑制することができ
る。

【００３７】また、第２貫通孔の開口を小さくすること
により、第２貫通孔の第２層間絶縁層表面における占有
面積を小さくできる。よって、第２層間絶縁層上に他の
配線層を設ける場合の集積度の低下が抑制されて半導体
装置の集積度を高めることができる。

【００３８】第２貫通孔は、好ましくは、第１貫通孔よ
りも大きい内寸法を有する。この場合、第１配線層が第
１導電体プラグと接触することなく且つ第２導電体プラ
グと確実に接触できる利点がある。あるいは、第１貫通
孔に対して第２貫通孔を第１配線層側に偏心させて設け
てもよい。その場合にも、内寸法を大きくする場合と同
様の利点がある。

【００３９】また、第２導電体プラグは、第２貫通孔内
部の全体に充填されてもよいし、第２貫通孔の底部を含
む一部分だけに形成されてもよい。

【００４０】（３） 本発明の第１の半導体装置の好ま
しい例では、前記第２貫通孔の内部において前記第２導
電体プラグ上に絶縁体プラグがさらに形成されており、
前記第２導電体プラグの表面が前記絶縁体プラグにより
絶縁される。この場合、第２貫通孔の直上にも他の配線
層を形成できるので、半導体装置の集積度をいっそう高
めることができる。

【００４１】（４） 本発明の第２の半導体装置は、半
導体基板上に形成されたＭＯＳトランジスタと、前記半
導体基板上に形成されると共に前記ＭＯＳトランジスタ
のゲート電極を覆ってなる、前記ゲート電極を露出する
第１貫通孔を有する第１層間絶縁層と、前記第１貫通孔
の内部に形成され、且つ前記ゲート電極と接触する第１
導電体プラグと、前記第１層間絶縁層上に形成された、
第１および第２の配線パターン部分を含んでなる第１配
線層と、前記第１層間絶縁層上に形成されると共に前記
第１配線層を覆ってなる、前記第１および第２の配線パ
ターン部分のそれぞれを露出する第２貫通孔を有する第
２層間絶縁層と、前記第２貫通孔の内部に形成され、且
つ前記第１および第２の配線パターン部分のそれぞれと
接触する第２導電体プラグと、前記第２貫通孔の内部に
おいて前記第２導電体プラグ上に形成された絶縁体プラ
グとを備え、前記第２配線パターン部分より小さい面積
の表面を有する前記第１配線パターン部分は前記第１導
電体プラグと接触しており、前記第２配線パターン部分
は前記第２導電体プラグを介して前記第１配線パターン
部分に電気的に接続され、もって、前記第２配線パター
ン部分は前記ゲート電極に電気的に接続され、しかも前
記第２導電体プラグの表面は前記絶縁体プラグにより絶
縁されることを特徴とする。

【００４２】（５） 本発明の第２の半導体装置では、
第１配線層が第２層間絶縁層に覆われており、その第２
層間絶縁層に第１配線層の第１および第２の配線パター
ン部分のそれぞれに至る第２貫通孔が設けられ、その第
２貫通孔の内部に形成された第２導電体プラグが第１お
よび第２の配線パターン部分のそれぞれと接触する。そ
れにより、第２配線パターン部分は、第２導電体プラグ
を介して第１配線パターン部分に電気的に接続される。
他方、第２配線パターン部分より小さい面積の表面を有
する第１配線パターン部分は第１導電体プラグと接触す
る。それにより、第２配線パターン部分がゲート電極に
接続される。そして、第２貫通孔の内部において第２導
電体プラグ上に形成された絶縁体プラグにより、第２導
電体プラグの表面は絶縁される。

【００４３】このため、表面の面積の大きい第２配線パ
ターン部分をゲート電極に接続しない状態で第１配線層
を形成することができる。その場合、第１配線層をプラ
ズマ・プロセスで形成しても、プラズマから第２配線パ
ターンに供給された電荷がゲート電極に流入することが
ない。よって、プラズマ・プロセスに起因するＭＯＳト
ランジスタの特性の劣化や破壊を抑制でき、歩留まりや
信頼性の低下を抑制することができる。

【００４４】また、第２導電体プラグの表面は絶縁され
るているので、第２貫通孔の直上にも他の配線層を形成
することが可能となる。よって、半導体装置の集積度を
高めることができる。

【００４５】（６） 本発明の第１の半導体装置の製造
方法は、半導体基板上にＭＯＳトランジスタを形成する
工程と、前記ＭＯＳトランジスタのゲート電極を覆って
なる、前記ゲート電極に至る第１貫通孔を有する第１層
間絶縁層を前記半導体基板上に形成する工程と、前記第
１貫通孔の内部に前記ゲート電極と接触する第１導電体
プラグを形成する工程と、前記第１層間絶縁層上に前記
第１貫通孔の開口内に配線パターン部分を含まずに第１
配線層を形成する工程と、前記第１配線層を覆ってな
る、前記第１配線層および前記第１導電体プラグのそれ
ぞれに至る第２貫通孔を有する第２層間絶縁層を前記第
１層間絶縁層上に形成する工程と、前記第２貫通孔の内
部に前記第１配線層および前記第１導電体プラグのそれ
ぞれと接触する第２導電体プラグを形成する工程とを備
え、前記第２導電体プラグを形成する工程において、前
記第１配線層が前記第１導電体プラグを介して前記第１
導電体プラグと電気的に接続され、もって前記第１配線
層が前記ゲート電極に電気的に接続されることを特徴と
する。

【００４６】（７） 本発明の第１の半導体装置の製造
方法では、本発明の第１の半導体装置と同様に、第１配
線層が第２層間絶縁層に覆われており、その第２層間絶
縁層に第１配線層の一部および第１導電体プラグのそれ
ぞれに至る第２貫通孔が設けられ、その第２貫通孔の内
部に第１配線層および第１導電体プラグのそれぞれと接
触する第２導電体プラグが形成される。そして、第１配
線層は、第２導電体プラグを介して第１導電体プラグに
電気的に接続され、さらにゲート電極に接続される。

【００４７】このため、第１配線層をゲート電極に接続
しない状態で第１配線層を形成することができる。その
場合、第１配線層をプラズマ・プロセスで形成しても、
プラズマから第１配線層に供給された電荷がゲート電極
に流入することがない。よって、プラズマ・プロセスに
起因するＭＯＳトランジスタの特性の劣化や破壊を抑制
でき、歩留まりや信頼性の低下を抑制することができ
る。

【００４８】また、第２貫通孔の開口を小さくすること
により、第２貫通孔の第２層間絶縁層表面における占有
面積を小さくできる。よって、第２層間絶縁層上に他の
配線層を設ける場合の集積度の低下が抑制されて半導体
装置の集積度を高めることができる。

【００４９】（８） 本発明の第１の半導体装置の製造
方法の好ましい例では、前記第２貫通孔の内部において
前記第２導電体プラグ上に絶縁体プラグを形成する工程
をさらに備えており、前記第２導電体プラグの表面が前
記絶縁体プラグにより絶縁される。この場合、第２貫通
孔の直上にも他の配線層を形成できるので、半導体装置
の集積度をいっそう高め得る利点がある。

【００５０】本発明の第１の半導体装置の製造方法の他
の好ましい例では、前記第２導電体プラグを形成する形
成する工程が、前記第２貫通孔の内部を覆うように前記
第１層間絶縁層上に導電体層を形成するステップと、前
記導電体層をエッチバックして前記第２貫通孔の内部に
前記第２導電体プラグを残存させるステップとから構成
され、前記導電体層を形成するステップにおいて前記第
２貫通孔の内部の前記導電体層上に凹部が形成される。
この場合、絶縁体プラグによる第２導電体プラグの表面
の絶縁が確実に行われる利点がある。

【００５１】（９） 本発明の第２の半導体装置の製造
方法は、半導体基板上にＭＯＳトランジスタを形成する
工程と、前記ＭＯＳトランジスタのゲート電極を覆って
なる、前記ゲート電極に至る第１貫通孔を有する第１層
間絶縁層を前記半導体基板上に形成する工程と、前記第
１貫通孔の内部に前記ゲート電極と接触する第１導電体
プラグを形成する工程と、前記第１層間絶縁層上に第１
および第２の配線パターン部分を含んでなる第１配線層
を形成する工程と、前記第１配線層を覆ってなる、前記
第１および第２の配線パターン部分のそれぞれに至る第
２貫通孔を有する第２層間絶縁層を前記第１層間絶縁層
上に形成する工程と、前記第２貫通孔の内部に前記第１
および第２の配線パターン部分のそれぞれと接触する第
２導電体プラグを形成する工程と、前記第２貫通孔の内
部において前記第２導電体プラグ上に絶縁体プラグを形
成する工程とを備え、前記第１配線層を形成する工程に
おいて、前記第２配線パターン部分より小さい面積の表
面を有する前記第１配線パターン部分は前記第１導電体
プラグと接触して形成され、前記第２導電体プラグを形
成する工程において、前記第２配線パターン部分は前記
第２導電体プラグを介して前記第１配線パターン部分に
電気的に接続され、もって、前記第２配線パターン部分
は前記ゲート電極に電気的に接続され、前記絶縁体プラ
グを形成する工程において、前記第２導電体プラグの表
面は前記絶縁体プラグにより絶縁されることを特徴とす
る。

【００５２】（１０） 本発明の第２の半導体装置の製
造方法では、本発明の第２の半導体装置と同様に、第１
配線層が第２層間絶縁層に覆われており、その第２層間
絶縁層に第１配線層の第１および第２の配線パターン部
分のそれぞれに至る第２貫通孔が設けられ、その第２貫
通孔の内部に第１および第２の配線パターン部分のそれ
ぞれと接触する第２導電体プラグが形成される。それに
より、第２配線パターン部分は、第２導電体プラグを介
して第１配線パターン部分に電気的に接続される。他
方、前記第２配線パターン部分より小さい面積の表面を
有する前記第１配線パターン部分は前記第１導電体プラ
グと接触して形成される。それにより、第２配線パター
ン部分がゲート電極に接続される。そして、前記第２貫
通孔の内部において前記第２導電体プラグ上に絶縁体プ
ラグが形成され、それにより、前記第２導電体プラグの
表面は絶縁される。

【００５３】このため、表面の面積の大きい第２配線パ
ターン部分をゲート電極に接続しない状態で第１配線層
を形成することができる。その場合、第１配線層をプラ
ズマ・プロセスで形成しても、プラズマから第２配線パ
ターンに供給された電荷がゲート電極に流入することが
ない。よって、プラズマ・プロセスに起因するＭＯＳト
ランジスタの特性の劣化や破壊を抑制でき、歩留まりや
信頼性の低下を抑制することができる。

【００５４】また、前記第２導電体プラグの表面は絶縁
されるているので、第２貫通孔の直上にも他の配線層を
形成することが可能となる。よって、半導体装置の集積
度を高めることができる。

【００５５】（１１） 本発明の第２の半導体装置の製
造方法の好ましい例では、前記第２導電体プラグを形成
する形成する工程が、前記第２貫通孔の内部を覆うよう
に前記第１層間絶縁層上に導電体層を形成するステップ
と、前記導電体層をエッチバックして前記第２貫通孔の
内部に前記第２導電体プラグを残存させるステップとか
ら構成され、前記導電体層を形成するステップにおいて
前記第２貫通孔の内部の前記導電体層上に凹部が形成さ
れる。この場合、絶縁体プラグによる第２導電体プラグ
の表面の絶縁が確実に行われる利点がある。

【００５６】

【発明の実施の形態】以下、本発明の好適な実施の形態
を添付図面を参照しながら具体的に説明する。

【００５７】（第１実施形態） ［構成］図１（ａ）および（ｂ）は、本発明の第１実施
形態の半導体装置を示す。

【００５８】図１の半導体装置は、シリコンなどの一般
に使用される半導体材料からなる半導体基板１を備えて
いる。半導体基板１の表面領域には、酸化シリコンから
なるフィールド絶縁層２が形成され、このフィールド絶
縁層２により分離されて略矩形の平面形状をなす素子形
成領域１４が形成されている。素子形成領域１４の上に
は、酸化シリコンからなり、略矩形の平面形状をなすゲ
ート絶縁膜３が選択的に形成されている。ゲート絶縁膜
３の上には、多結晶シリコンからなるゲート電極４が選
択的に形成され、その両端部はフィールド絶縁層２の上
に延在している。ゲート電極４は、素子形成領域１４内
においてゲート絶縁膜３と重なるように形成された略矩
形の平面形状をなす本体部分４ａと、フィールド絶縁層
２の上に形成された本体部分４ａより幅の広い略正方形
の平面形状をなすコンタクト部分４ｂとからなる。素子
形成領域１４には、ゲート電極４の直下の領域を挟むよ
うにｎ型拡散領域からなる一対のソース・ドレイン領域
１５、１６が形成されている。それらのソース・ドレイ
ン領域１５、１６とゲート電極４により半導体基板１上
にＭＯＳトランジスタが形成される。

【００５９】フィールド絶縁層２の上には、酸化シリコ
ンからなる第１層間絶縁層５が形成されている。この第
１層間絶縁層５は、ソース・ドレイン領域１５、１６と
ゲート電極４を覆っている。第１層間絶縁層５には、第
１貫通孔６が形成されている。第１貫通孔６の開口形状
は、一辺の長さが０．４μｍの略正方形である。第１貫
通孔６はゲート電極４のコンタクト部分４ｂの直上に配
置されていて、第１貫通孔６の底部ではゲート電極４の
表面が露出している。第１貫通孔６の内部には、タング
ステンからなる第１導電体プラグ７が充填されている。
第１導電体プラグ７の底部はゲート電極４のコンタクト
部分４ｂと接触し、それにより、第１導電体プラグ７は
ゲート電極４に電気的に接続される。

【００６０】第１貫通孔６の開口面積は、第１導電体プ
ラグ７の充填が十分に可能な大きさに設定されている。
その上、第１層間絶縁層５の表面に露出する導電体プラ
グ６の頂部の面積が十分に小さくなるように、第１貫通
孔６の開口寸法が設定されている。

【００６１】第１層間絶縁層５の上には、パターン化さ
れたアルミニウム層からなる第１配線層８が形成されて
いる。第１配線層８が導電体プラグ６に直接に接続され
ることのないように、第１配線層８の配線パターン部分
は第１貫通孔６の開口内に含まれないように配置されて
いる。

【００６２】第１層間絶縁層５の上には、第１配線層８
を覆うように、酸化シリコンからなる第２層間絶縁層９
が形成されている。第２層間絶縁層９には、第１貫通孔
６とほぼ同心に配置された第２貫通孔１０が形成されて
いる。第２貫通孔１０の開口形状は、一辺の長さが０．
８μｍの略正方形である。第２貫通孔１０の内部には、
タングステンからなる第２導電体プラグ１１が充填され
ている。第２導電体プラグ１１の底部は、第２貫通孔１
０の底部において露出する導電体プラグ６の頂部と接触
している。第２導電体プラグ１１の一方の側部１１ａ
は、第２貫通孔１０の側壁部から露出する第１配線層８
の一方の端部８ａと接触している。こうして、第２導電
体プラグ１１は、導電体プラグ６に電気的に接続される
と共に、第１配線層８に電気的に接続される。

【００６３】第１配線層８の端部８ａを第２貫通孔１０
の側壁部から確実に露出させるため、第２貫通孔１０の
開口寸法は、第１貫通孔６の開口寸法より大きく設定さ
れている。すなわち、第１貫通孔６の中心軸からその開
口までの距離をｄ₁、第１貫通孔６の開口から第１配線
層８の端部８ａまでの距離をｄ₂、第２貫通孔１０の中
心軸からその開口までの距離をｄ₃とすると、ｄ₃≧ｄ₁
＋ｄ₂の関係式が成立するようｄ₃が設定されている。こ
の場合、第２貫通孔１０の設計データを第１貫通孔６の
設計データから自動的に決定でき、設計が容易になる利
点がある。その上、第２層間絶縁層９の表面に露出する
第２導電体プラグ１１の頂部の面積が十分に小さくなる
ように、第２貫通孔１０の開口寸法が設定されている。

【００６４】なお、第２貫通孔１０の開口寸法を大きく
するかわりに、第１貫通孔６に対して第２貫通孔１０を
第１配線層８側に偏心させてもよい。この場合にも、第
１配線層８の端部８ａを第２貫通孔１０の側壁部から確
実に露出させることができる。

【００６５】第２層間絶縁層９の上には、パターン化さ
れたアルミニウム層からなる第２配線層１２が形成され
ている。第２層間絶縁層９の上には、第２配線層１２を
覆うように、酸化シリコンからなる第３層間絶縁層１３
が形成されている。

【００６６】以上の構成からなる第１実施形態の半導体
装置では、第１配線層８は第２導電体プラグ１１および
第１導電体プラグ７を介してゲート電極４に接続され
る。このため、第１配線層８をゲート電極４に接続せず
に第１配線層８を形成することができる。その場合、第
１配線層８をプラズマ・プロセスで形成しても、プラズ
マから第１配線層８に供給された電荷がゲート電極に流
入することがない。プラズマ・プロセス中に、第１導電
体プラグ７の頂部がプラズマに曝されて電荷が供給され
る。しかし、第１貫通孔６の開口面積は小さく、第１導
電体プラグ７のアンテナ面積は第１配線層８に比べて小
さいので、ゲート電極４へ流入する電荷の量は小さくな
る。また、第２配線層１２をプラズマ・プロセスにより
形成しても、第２貫通孔１０の開口面積が小さく、第２
導電体プラグ１１のアンテナ面積は小さいので、ゲート
電極４へ流入する電荷の量は小さくなる。よって、プラ
ズマ・プロセスによるＭＯＳトランジスタの特性の劣化
や破壊を抑制でき、歩留まりや信頼性を向上することが
できる。

【００６７】また、第２層間絶縁層９の表面に露出する
第２導電体プラグ１１の頂部の表面積が小さい。よっ
て、第２配線層１２の集積度の低下が抑制されて半導体
装置の集積度を高めることができる。 ［製造方法］図２〜図３は、以上の構成を持つ本発明の
第１実施形態の半導体装置の製造方法の各工程を示す部
分断面図である。以下、各工程に沿って説明する。

【００６８】まず、ｐ型シリコンからなる半導体基板１
の表面領域に、例えば、公知のＬＯＣＯＳ（LOCal Oxid
ation of Silicon）法を用いて、酸化シリコン層からな
るフィールド絶縁層２を選択的に形成する。このフィー
ルド絶縁層２により、ＭＯＳトランジスタが形成すべき
素子形成領域（図示せず）が半導体基板１上に画定され
る。次に、公知の熱酸化法により、半導体基板１の素子
形成領域上に酸化シリコン膜（図示せず）を形成する。
続いて、公知の熱ＣＶＤ法により、半導体基板１上の全
体に多結晶シリコン層（図示せず）を堆積する。その
後、多結晶シリコン層上にフォトリソグラフィによりパ
ターン化されたフォトレジストを形成し、それをマスク
に用いてエッチングを行い、酸化シリコン膜と多結晶シ
リコン層を選択的且つ同時に除去する。こうして、ゲー
ト絶縁膜３とゲート電極４が形成される。さらに、公知
のイオン注入法を用いてヒ素、燐などのｎ型不純物をイ
オン注入し、素子形成領域内にｎ型拡散領域からなるソ
ース・ドレイン領域（図示せず）を形成する。この時、
ゲート電極４にもｎ型不純物がイオン注入されてゲート
電極４の導電率が高められる。

【００６９】次に、公知の熱ＣＤＶ法により、半導体基
板１上の全体に酸化シリコン層を堆積し、第１層間絶縁
層５を形成する。続いて、第１層間絶縁層５の上にフォ
トリソグラフィによりパターン化されたフォトレジスト
を形成した後、それをマスクに用いて公知のＲＩＥ法に
より第１層間絶縁層５を選択的に除去する。こうして、
第１貫通孔６が第１層間絶縁層５に形成される。

【００７０】続いて、公知のＣＶＤ法により、半導体基
板１上の全体にタングステン層（図示せず）を堆積す
る。このタングステン層の厚さは、そのタングステン層
が第１貫通孔６の全体を埋めることができるよう設定さ
れる。その後、ＣＭＰ法により、第１層間絶縁層５が露
出するまでタングステン層を除去し、第１貫通孔６の内
部にのみ選択的にタングステン層を残す。こうして、図
２（ａ）に示すように、第１貫通孔６の内部に第１導電
体プラグ７が形成される。この第１導電体プラグ７は、
その底部がゲート電極４の頂部と接触し、それによりゲ
ート電極４に電気的に接続される。

【００７１】さらに、スパッタ法により、半導体基板１
上の全体にアルミニウム層（図示せず）を形成する。続
いて、フォトリソグラフィによりパターン化されたフォ
トレジストをアルミニウム層上に形成し、このフォトレ
ジストをマスクに用いてＲＩＥ法によりアルミニウム層
を選択的に除去する。その後、フォトレジストを除去
し、第１配線層８が第１層間絶縁層５の上に形成され
る。この時の状態を図２（ａ）に示す。

【００７２】次に、熱ＣＶＤ法により、半導体基板１上
の全体に酸化シリコン層を堆積し、第１層間絶縁膜５の
上に第２層間絶縁層９を形成する。続いて、第２層間絶
縁層９の上にフォトリソグラフィによりパターン化され
たフォトレジストを形成した後、それをマスクに用いて
ＲＩＥ法により第２層間絶縁層９を選択的に除去する。
こうして、略正方形の断面形状を有する第２貫通孔１０
を第２層間絶縁層９に形成する。この時の状態を図２
（ｂ）に示す。

【００７３】さらに、図３（ａ）に示すように、ＣＶＤ
法により、半導体基板１上の全体にタングステン層１７
を形成する。タングステン層１７の厚さは、タングステ
ン層１７が第２貫通孔１０の全体を埋め込むことができ
るように設定される。続いて、ＣＭＰ法により、第２層
間絶縁層９が露出するまでタングステン層１７を除去
し、第２貫通孔１０の内部にのみ選択的にタングステン
層１７を残す。こうして、図３（ｂ）に示すように、第
２貫通孔１０の内部に第２導電体プラグ１１が形成され
る。この第２導電体プラグ１１の底部は第１導電体プラ
グ７の頂部と接触し、側部は第１配線層８の端部と接触
している。こうして、第１配線層８はゲート電極４に電
気的に接続される。

【００７４】次に、スパッタ法により、半導体基板１上
の全体にアルミニウム層（図示せず）を形成する。続い
て、フォトリソグラフィによりパターン化されたフォト
レジストをアルミニウム層上に形成し、このフォトレジ
ストをマスクに用いてＲＩＥ法によりアルミニウム層を
選択的に除去する。その後、フォトレジストを除去し、
第２配線層１２が第２層間絶縁層９の上に形成される。
さらに、熱ＣＶＤ法により、半導体基板１上の全体に酸
化シリコン層を堆積し、第２層間絶縁層９の上に第３層
間絶縁層１３を形成する。

【００７５】以上の工程により、図１に示す第１実施形
態の半導体装置が完成する。

【００７６】次に、上記の第１実施形態の半導体装置の
製造方法におけるプラズマ・プロセスがＭＯＳトランジ
スタに及ぼす影響について説明する。

【００７７】第１貫通孔６を形成する工程では、プラズ
マ・プロセスの一つであるＲＩＥ法を用いるので、プラ
ズマからゲート電極４へ電荷が供給される。しかし、こ
の場合、第１貫通孔６の開口面積が小さいため、ゲート
電極４のアンテナ面積も小さくなる。よって、ゲート電
極４への電荷の供給量は少ない。

【００７８】第１配線層８を形成する工程では、ＲＩＥ
法によりアルミニウム層がエッチングされる。エッチン
グの初期段階では、半導体基板１上の全体を覆うように
形成されたアルミニウム層は、図示されていない部分で
ソース・ドレイン領域などを介して半導体基板１に接続
されている。この接続により、アルミニウム層と半導体
基板１との間に低抵抗の電流経路が形成されることにな
る。このため、プラズマからアルミニウム層に供給され
た電荷は、この低抵抗の電流経路を通って半導体基板１
に放出される。よって、プラズマがゲート電極４に電荷
が流入することはない。エッチングの最終段階では、い
わゆるオーバ・エッチングが行われる。オーバ・エッチ
ング時には、プラズマから第１導電体プラグ７と第１配
線層８に電荷が供給される。しかし、第１配線層８はゲ
ート電極４に電気的に接続されていないので、供給され
た電荷がゲート電極４に流入することはない。また、第
１貫通孔６の開口面積は小さく、第１導電体プラグ７の
アンテナ面積が小さいので、ゲート電極４に流入する電
荷の量は少なくなる。

【００７９】第１配線層８を形成する工程において、フ
ォトレジストの除去にプラズマ・アッシング法を用いる
場合にも、アルミニウム層をエッチングする場合と同じ
理由により、ゲート電極４に流入する電荷の量は少なく
なる。

【００８０】第２貫通孔１０を形成する工程では、ＲＩ
Ｅ法を用いるので、プラズマから導電体プラグへ電荷が
供給される。しかし、第２貫通孔１０の開口面積は小さ
く、導電体プラグ１１のアンテナ面積が小さいので、ゲ
ート電極４に流入する電荷の量は少なくなる。

【００８１】第２配線層１２を形成する工程では、ＲＩ
Ｅ法によりアルミニウム層がエッチングされる。この場
合にも、オーバ・エッチング時には、プラズマから第２
導電体プラグ１１と第２配線層１２に電荷が供給され
る。しかし、第２配線層１２はゲート電極４に電気的に
接続されていないので、供給された電荷がゲート電極４
に流入することはない。また、第２貫通孔１０の開口面
積は小さく、第２導電体プラグ１１のアンテナ面積が小
さいので、ゲート電極４に流入する電荷の量は少なくな
る。

【００８２】第２配線層１２を形成する工程において、
フォトレジストの除去にプラズマ・アッシング法を用い
る場合にも、アルミニウム層をエッチングする場合と同
じ理由により、ゲート電極４に流入する電荷の量は少な
くなる。

【００８３】上記のように、この製造方法によれば、プ
ラズマ・プロセスによるゲート電極４への電荷の流入量
が少なくなる。よって、プラズマ・プロセスによるＭＯ
Ｓトランジスタの特性の劣化や破壊を抑制でき、歩留ま
りや信頼性を向上することができる。

【００８４】また、この製造方法によれば、第２層間絶
縁層９の表面に露出する第２導電体プラグ１１の表面積
が小さくなる。よって、配線の集積度の低下が抑制され
て半導体装置の集積度を高めることができる。

【００８５】（第２実施形態） ［構成］図４は、本発明の第２実施形態の半導体装置を
示す。

【００８６】図４の半導体装置は、第１実施形態の半導
体装置と同様に、半導体基板１、フィールド絶縁層２、
ゲート絶縁膜３、第１層間絶縁層５、第１貫通孔６およ
び第１導電体プラグ７を備えている。それらについて
は、図１に示した第１実施形態の半導体装置と同じ構成
であるので、図４において図１の第１実施形態の半導体
装置と同一または対応する要素には同じ符号を付してそ
の説明を省略する。なお、素子形成領域とソース・ドレ
イン領域（いずれも図示せず）を備えている点において
も第１実施形態の半導体装置と同じである。

【００８７】第１層間絶縁層５の上には、パターン化さ
れたアルミニウム層からなる第１配線層２８が形成され
ている。この第１配線層２８は、互いに分離された配線
パターン部分２８Ａ、２８Ｂおよび２８Ｃを備えてい
る。配線パターン部分２８Ａの底部の一部は第１導電体
プラグ７と接触している。それにより、配線パターン部
分２８Ａは、第１導電体プラグ７と電気的に接続され、
さらにゲート電極４に電気的に接続される。配線パター
ン部分２８Ｂの端部２８Ｂａは、配線パターン部分２８
Ａの端部２８Ａａから所定の距離を隔てて配置されてい
る。

【００８８】配線パターン部分２８Ａの表面の寸法は、
導電体プラグとの電気的な接続が十分可能な大きさに設
定されている。その上、配線パターン部分２８Ａの表面
積が十分に小さくなるように表面の寸法が設定されてい
る。この実施形態の場合、配線パターン部分２８Ａの表
面形状は幅０．４μｍ、長さ１．０μｍの略矩形であ
る。

【００８９】第１層間絶縁層５の上には、第１配線層２
８を覆うように、酸化シリコンからなる第２層間絶縁層
９が形成されている。第２層間絶縁層９には、それぞれ
が略矩形の断面形状を持つ第２貫通孔３０と第３貫通孔
４０が形成されている。第２貫通孔３０は端部２８Ａａ
と２８Ｂａとの空隙を含んで形成されており、第２貫通
孔３０の底部では端部２８Ａａと２８Ｂａが露出してい
る。第３貫通孔４０は配線パターン部分２８Ｃの上に配
置され、配線パターン部分２８Ｃの表面が第３貫通孔４
０から露出している。

【００９０】第２貫通孔３０の底部と側壁部にはタング
ステンからなる第２導電体プラグ３１が形成されてい
る。第２導電体プラグ３１は、端部２８Ａａと２８Ｂａ
を覆うと共に、凹部を形成している。その凹部には酸化
シリコンからなる絶縁体プラグ３４が形成され、絶縁体
プラグ３４が第２導電体プラグ３１の表面の全体を覆っ
ている。こうして、第２導電体プラグ３１と絶縁体プラ
グ３４により第２貫通孔５０の内部が充填される。第２
導電体プラグ３１は、第２貫通孔３０の底部で端部２８
Ａａと２８Ｂａに接触している。それにより、第２導電
体プラグ３１は、配線パターン部分２８Ａに電気的に接
続されると共に、配線パターン部分２８Ｂに電気的に接
続される。こうして、配線パターン部分２８Ｂは、配線
パターン部分２８Ａに電気的に接続され、さらに第１導
電体プラグ７を介してゲート電極４に電気的に接続され
る。

【００９１】第３貫通孔４０の内部には、タングステン
からなる第３導電体プラグ４１が充填されている。第３
導電体プラグ４１の底部は配線パターン部分２８Ｃと接
触し、それにより、配線パターン部分２８Ｃが第３導電
体プラグ４１に電気的に接続される。

【００９２】第２貫通孔３０の開口寸法は、第３貫通孔
４０より大きく設定されている。例えば、第２貫通孔３
０の中心軸からその開口までの距離は、第３貫通孔４０
の中心軸からその開口までの距離の約２倍以上である。
それにより、第２導電体プラグ３１と第３導電体プラグ
４１とを同時に形成する際に、絶縁体プラグ３４を形成
する空隙が第２貫通孔３０の内部に確保されるので、第
２導電体プラグ３１の表面を絶縁体プラグ３４により確
実に覆うことができる。その上、第２導電体プラグ３１
の第２貫通孔３０から露出する表面の面積が十分に小さ
くなるように、第２貫通孔３０の開口寸法が設定されて
いる。端部２８Ａａと２８Ｂａの間隔は、第３貫通孔４
０の中心軸からその開口までの距離より小さく設定され
ている。それにより、第２導電体プラグ３１による配線
パターン部分２８Ａと２８Ｂの電気的な接続が確実にな
される。この実施形態では、第２貫通孔３０の開口形状
は一辺の長さが０．８μｍの略正方形であり、第３貫通
孔４０の開口形状は一辺の長さが０．４μｍの略正方形
である。端部２８Ａａと２８Ｂａの間隔は０．４μｍで
ある。

【００９３】第２層間絶縁層９の上には、パターン化さ
れたアルミニウム層からなる第２配線層１２が形成され
ている。第２配線層１２は、絶縁プラグ３４の直上に延
在している。第２層間絶縁層９の上には、第２配線層１
２を覆うように、酸化シリコンからなる第３層間絶縁層
１３が形成されている。

【００９４】以上説明したように、本発明の第２実施形
態の半導体装置では、第１配線層８は配線パターン部分
２８Ａと２８Ｂを備えている。そして、配線パターン部
分２８Ｂは、第２導電体プラグ３１を介して配線パター
ン部分２８Ａに電気的に接続される。このため、表面の
面積の大きい配線パターン部分２８Ｂをゲート電極４に
接続せずに第１配線層２８を形成することができる。そ
の場合、第１配線層２８をプラズマ・プロセスにより形
成しても、プラズマから配線パターン部分２８Ｂに供給
された電荷がゲート電極に流入することがない。プラズ
マ・プロセス中に、プラズマに曝された配線パターン部
分２８Ａに電荷が供給される。しかし、配線パターン部
分２８Ａの表面積は小さく、配線パターン部分２８Ａの
アンテナ面積が小さいので、ゲート電極４へ流入する電
荷の量が少なくなる。また、第２配線層１２をプラズマ
・プロセスにより形成しても、第２導電体プラグ３１は
絶縁体プラグ３４に覆われて第２配線層１２から絶縁さ
れているので、ゲート電極４へ流入することがない。よ
って、プラズマ・プロセスによるＭＯＳトランジスタの
特性の劣化や破壊を抑制でき、歩留まりや信頼性を向上
することができる。

【００９５】また、第２導電体プラグ３１は、絶縁体プ
ラグ３４に覆われているので、第２配線層１２から絶縁
される。このため、絶縁体プラグ３４の上に第２配線層
１２を形成することができるので、第１実施形態の場合
よりもさらに集積度を高めることができる。 ［製造方法］図５〜図６は、以上の構成を持つ本発明の
第１実施形態の半導体装置の製造方法の各工程を示す部
分断面図である。以下、各工程に沿って説明する。

【００９６】まず、ｐ型シリコンからなる半導体基板１
上にフィールド絶縁層２、一対のソース・ドレイン領域
（図示せず）、ゲート電極４および第１層間絶縁層５を
形成した後、第１層間絶縁層５に貫通孔を形成してその
内部に第１導電体プラグ７を充填する。ここまでの工程
は、図２（ａ）に示した第１実施形態の半導体装置の場
合と同じであるため、ここではその説明を省略する。

【００９７】次に、スパッタ法により、半導体基板１上
の全体にアルミニウム層（図示せず）を形成する。続い
て、フォトリソグラフィによりパターン化されたフォト
レジストをアルミニウム層上に形成し、このフォトレジ
ストをマスクに用いてＲＩＥ法によりアルミニウム層を
選択的に除去する。その後、フォトレジストを除去し、
互いに分離された配線パターン部分２８Ａ、２８Ｂ、２
８Ｃを有する第１配線層２８が第１層間絶縁層５の上に
形成される。この時の状態を図５（ａ）に示す。

【００９８】配線パターン部分２８Ａは、その底部の一
部が第１導電体プラグ７の頂部と接触するように形成さ
れる。配線パターン部分２８Ｂは、配線パターン部分２
８Ａから所定の距離を隔てて配置される。

【００９９】次に、熱ＣＶＤ法により、半導体基板１上
の全体に酸化シリコン層を堆積し、第１層間絶縁膜５の
上に第２層間絶縁層９を形成する。続いて、第２層間絶
縁層９の上にフォトリソグラフィによりパターン化され
たフォトレジストを形成した後、それをマスクに用いて
ＲＩＥ法により第２層間絶縁層９を選択的に除去する。
こうして、略正方形の断面形状を有する第２貫通孔３０
と第３貫通孔４０が第２層間絶縁層９に形成される。こ
の第２貫通孔３０は、配線パターン部分２８Ａと２８Ｂ
のそれぞれの端部２８Ａａと２８Ｂａを露出するように
形成される。

【０１００】さらに、ＣＶＤ法により、半導体基板１上
の全体にタングステン層３７を形成する。タングステン
層３７の厚さは、タングステン層３７が第３貫通孔４０
の全体を埋めることができるように設定される。この実
施形態では、第３貫通孔４０の開口形状は一辺の長さが
０．４μｍの略正方形であるので、タングステン層３７
の厚さは０．３μｍに設定される。第２貫通孔３０の開
口形状は一辺の長さが０．８μｍの略正方形なので、第
２貫通孔３０の内部をタングステン層３７で埋め尽くす
ことができず、凹部３８が形成される。この時の状態を
図５（ｂ）に示す。

【０１０１】続いて、ＲＩＥ法により、第２層間絶縁層
９が露出するまでタングステン層３７をエッチバックす
る。こうして、図６（ａ）に示すように、第２貫通孔３
０の底部と側壁部に第２導電体プラグ３１が形成され、
第３貫通孔４０の内部にそれを充填する第３導電体プラ
グ４１が形成される。このエッチバックにより凹部３８
が拡大され、第２貫通孔３０の内部に凹部３９が形成さ
れる。第２導電体プラグ３１は、第２貫通孔３０の底部
で配線パターン部分２８Ａと２８Ｂの端部に接触してい
る。それにより、配線パターン部分２８Ｂは配線パター
ン部分２８Ａに電気的に接続され、さらにゲート電極４
に電気的に接続される。第３導電体プラグ４１の底部
は、配線パターン部分２８Ｃの頂部に接触している。そ
れにより、第３導電体プラグ４１は配線パターン部分２
８Ｃに電気的に接続される。

【０１０２】次に、熱ＣＶＤ法により、半導体基板１上
の全体に酸化シリコン層（図示せず）を堆積する。その
後、ＲＩＥ法により、第２層間絶縁層９が露出するまで
酸化シリコン層をエッチバックし、絶縁体プラグ３４を
形成する。こうして、図６（ｂ）に示すように、第２貫
通孔３０の内部の凹部３８が絶縁体プラグ３４により充
填される。

【０１０３】さらに、スパッタ法により、半導体基板１
上の全体にアルミニウム層（図示せず）を形成する。続
いて、フォトリソグラフィによりパターン化されたフォ
トレジストをアルミニウム層上に形成し、このフォトレ
ジストをマスクに用いてＲＩＥ法によりアルミニウム層
を選択的に除去する。その後、フォトレジストを除去
し、第２配線層１２が第２層間絶縁層９の上に形成され
る。第２配線層１２の底部の一部は、第３導電体プラグ
４１の頂部と接触している。それにより、第２配線層１
２は第３導電体プラグ４１に電気的に接続され、さらに
配線パターン部分２８Ｃに電気的に接続される。第２配
線層１２は、第２貫通孔３０の上に延在して形成されて
いる。続いて、熱ＣＶＤ法により、半導体基板１上の全
体に酸化シリコン層を堆積し、第２層間絶縁層９の上に
第３層間絶縁層１３を形成する。

【０１０４】以上の工程により、図４に示す第２実施形
態の半導体装置が完成する。

【０１０５】次に、上記の第２実施形態の半導体装置の
製造方法におけるプラズマ・プロセスがＭＯＳトランジ
スタに及ぼす影響について説明する。

【０１０６】第１配線層２８を形成する工程では、ＲＩ
Ｅ法によりアルミニウム層がエッチングされる。エッチ
ングの初期段階では、半導体基板１上の全体を覆うよう
に形成されたアルミニウム層は、図示されていない部分
でソース・ドレイン領域などを介して半導体基板１に接
続されている。この接続により、アルミニウム層と半導
体基板１との間に低抵抗の電流経路が形成されることに
なる。このため、プラズマからアルミニウム層に供給さ
れた電荷は、この低抵抗の電流経路を通って半導体基板
１に放出される。よって、プラズマがゲート電極４に電
荷が流入することはない。エッチングの最終段階では、
いわゆるオーバ・エッチングが行われる。オーバ・エッ
チング時には、プラズマから配線パターン部分２８Ａ、
２８Ｂ、２８Ｃに電荷が供給される。しかし、配線パタ
ーン部分２８Ｂ、２８Ｃはゲート電極４に電気的に接続
されていないので、供給された電荷がゲート電極４に流
入することはない。また、配線パターン部分２８Ａの表
面積は小さく、したがって、そのアンテナ面積も小さい
ので、ゲート電極４に流入する電荷の量は少なくなる。

【０１０７】第１配線層２８を形成する工程において、
フォトレジストの除去にプラズマ・アッシング法を用い
る場合にも、アルミニウム層をエッチングする場合と同
じ理由により、ゲート電極４に流入する電荷の量は少な
くなる。

【０１０８】第２貫通孔３０を形成する工程では、ＲＩ
Ｅ法を用いるので、プラズマから配線パターン部分２８
Ａと２８Ｂの端部２８Ａａと２８Ｂａに電荷が供給され
る。配線パターン部分２８Ｂはゲート電極４に接続され
ていないので、電荷は配線パターン部分２８Ａのみを通
じてゲート電極４に流入する。この場合、端部２８Ａａ
の表面積は小さく、そのアンテナ面積が小さいので、ゲ
ート電極４に流入する電荷の量は少なくなる。

【０１０９】第２導電体プラグ３１を形成する工程で
は、ＲＩＥ法によりタングステン層がエッチングされ
る。この場合にも、オーバ・エッチング時には、プラズ
マから第２導電体プラグ３１に電荷が供給される。しか
し、第２貫通孔３０の開口面積は小さく、第２導電体プ
ラグ３１のアンテナ面積が小さいので、ゲート電極４に
流入する電荷の量は少なくなる。

【０１１０】第２配線層１２を形成する工程では、ＲＩ
Ｅ法によりアルミニウム層がエッチングされる。この場
合にも、オーバ・エッチング時には、第２配線層１２に
電荷が供給される。しかし、第２導電体プラグ３１と第
２配線層は絶縁体プラグ３４により絶縁されているの
で、第２配線層１２に供給された電荷がゲート電極４に
流入することはない。

【０１１１】第２配線層１２を形成する工程において、
フォトレジストの除去にプラズマ・アッシング法を用い
る場合にも、アルミニウム層をエッチングする場合と同
じ理由により、ゲート電極４に電荷が流入することはな
い。

【０１１２】上記のように、この製造方法によれば、プ
ラズマ・プロセスによるゲート電極４への電荷の流入量
が少なくなる。よって、プラズマ・プロセスによるＭＯ
Ｓトランジスタの特性の劣化や破壊を抑制でき、歩留ま
りや信頼性の低下を抑制することができる。

【０１１３】また、第２導電体プラグ３１は、絶縁体プ
ラグ３４に覆われているので、第２配線層１２から絶縁
される。このため、絶縁体プラグ３４の上に第２配線層
１２を形成することができるので、第１実施形態の場合
よりもさらに集積度を高めることができる。

【０１１４】（第３実施形態）図７は、本発明の第３実
施形態の半導体装置を示す。

【０１１５】図７の半導体装置は、第１実施形態の半導
体装置の第２貫通孔の内部に第２実施形態の半導体装置
と同様に第２導電体プラグと絶縁体プラグが形成されて
いる点を除いては、図１の第１実施形態の半導体装置と
同じ構成を持つ。よって、図７において図１の第１実施
形態の半導体装置と同一または対応する要素には同じ符
号を付してその説明を省略する。

【０１１６】第２層間絶縁層９には、第１貫通孔６とほ
ぼ同心に配置され、且つ略矩形の開口形状を持つ第２貫
通孔５０が形成されている。第２貫通孔５０の底部で
は、第１配線層８の端部と第１導電体プラグ７の頂部が
露出している。

【０１１７】第２貫通孔５０の底部と側壁部にはタング
ステンからなる第２導電体プラグ５１が形成されてい
る。第２導電体プラグ５１は、第２配線層８の端部と第
１導電体プラグ７の頂部を覆うと共に、湾曲して凹部を
形成している。その凹部には酸化シリコンからなる絶縁
体プラグ５４が形成され、絶縁体プラグ５４が第２導電
体プラグ５１の表面の全体を覆っている。こうして、第
２導電体プラグ５１と絶縁体プラグ５４により第２貫通
孔５０の内部が充填される。第２導電体プラグ５１の底
部は、第１導電体プラグ７の頂部と接触し、側部は第１
配線層８の端部と接触している。それにより、第２導電
体プラグ５１は、第１導電体プラグ７と電気的に接続さ
れると共に、第１配線層８に電気的に接続される。こう
して、第１配線層８は、第２導電体プラグ５１を介して
第１導電体プラグに電気的に接続され、さらゲート電極
４に電気的に接続される。

【０１１８】以上の構成からなる第３実施形態の半導体
装置では、第１配線層８をゲート電極４に接続せずに第
１配線層８を形成することができる。その場合、第１配
線層８をプラズマ・プロセスで形成しても、プラズマか
ら第１配線層８に供給された電荷がゲート電極に流入す
ることがない。さらに、第１貫通孔６の開口面積は小さ
く、第１導電体プラグ７のアンテナ面積は第１配線層８
に比べて小さいので、ゲート電極４へ流入する電荷の量
は小さくなる。また、第２配線層１２をプラズマ・プロ
セスにより形成しても、第２導電体プラグ５１の表面が
絶縁体プラグ５４により絶縁されているので、ゲート電
極４へ電荷が流入することがない。よって、プラズマ・
プロセスによるＭＯＳトランジスタの特性の劣化や破壊
を抑制でき、歩留まりや信頼性の低下を抑制することが
できる。

【０１１９】また、第２導電体プラグ３１は、絶縁体プ
ラグ３４に覆われているので、第２配線層１２から絶縁
される。このため、図７に示すように、絶縁体プラグ３
４の上に第２配線層１２を形成することができるので、
第１実施形態の場合よりもさらに集積度を高めることが
できる。

【０１２０】なお、第３実施形態の半導体装置の製造方
法は、第１および第２の実施形態の半導体装置の製造方
法から容易に理解されるので、ここではその説明を省略
する。

【０１２１】

【発明の効果】以上説明した通り、本発明の半導体装置
およびその製造方法によれば、プラズマ・プロセスに起
因する歩留まりや信頼性を抑制することができる。ま
た、集積度を高めることができる。

【図面の簡単な説明】

【図１】（ａ）は本発明の第１実施形態の半導体装置を
示す部分平面図、（ｂ）はそのＡ−Ａ線に沿った部分断
面図である。

【図２】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す、図１（ａ）のＡ−Ａ線に沿った部分断
面図である。

【図３】本発明の第１実施形態の半導体装置の製造方法
の各工程を示す、図１（ａ）のＡ−Ａ線に沿った部分断
面図で、図２の工程の続きである。

【図４】本発明の第２実施形態の半導体装置を示す部分
断面図である。

【図５】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す部分断面図ある。

【図６】本発明の第２実施形態の半導体装置の製造方法
の各工程を示す部分断面図で、図５の続きである。

【図７】本発明の第３実施形態の半導体装置を示す部分
断面図である。

【図８】従来の半導体装置を示す部分断面図である。

【図９】従来の他の半導体装置を示す部分断面図であ
る。

【図１０】従来のさらに他の半導体装置を示す部分断面
図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁層 ３ ゲート絶縁膜 ４ ゲート電極 ５ 第１層間絶縁層 ６ 第１貫通孔 ７ 第１導電体プラグ ８ 第１配線層 ８ａ 第１配線層の端部 ９ 第２層間絶縁層 １０ 第２貫通孔 １１ 第２導電体プラグ １１ａ 第２導電体プラグの側部 １２ 第２配線層 １３ 第３層間絶縁層 １４ 素子形成領域 １５、１６ ソース・ドレイン領域 １７ タングステン層 ２８ 第１配線層 ２８Ａ 配線パターン部分 ２８Ｂ 配線パターン部分 ２８Ｃ 配線パターン部分 ２８Ａａ 配線パターン部分の端部 ２８Ｂａ 配線パターン部分の端部 ３０ 第２貫通孔 ３１ 第２導電体プラグ ３４ 絶縁体プラグ ３７ タングステン層 ３８、３９ 凹部 ４０ 第３貫通孔 ４１ 第３導電体プラグ ５０ 第２貫通孔 ５１ 第２導電体プラグ ５４ 絶縁体プラグ

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 半導体基板上に形成されたＭＯＳトラン
   ジスタと、 前記半導体基板上に形成されると共に前記ＭＯＳトラン
   ジスタのゲート電極を覆ってなる、前記ゲート電極を露
   出する第１貫通孔を有する第１層間絶縁層と、 前記第１貫通孔の内部に形成され、且つ前記ゲート電極
   と接触する第１導電体プラグと、 前記第１層間絶縁層上に前記第１導電体プラグの頂部と
   離間して形成された第１配線層と、 前記第１層間絶縁層上に形成されると共に前記第１配線
   層を覆ってなる、前記第１配線層の一部および前記第１
   導電体プラグのそれぞれを露出する第２貫通孔を有する
   第２層間絶縁層と、 前記第２貫通孔の内部に形成され、且つ前記第１配線層
   および前記第１導電体プラグのそれぞれと接触する第２
   導電体プラグとを備え、 前記第１配線層は前記第２導電体プラグを介して前記第
   １導電体プラグに電気的に接続され、もって前記第１配
   線層は前記ゲート電極に電気的に接続されることを特徴
   とする半導体装置。
2. 【請求項２】 前記第２貫通孔の内部において前記第２
   導電体プラグ上に絶縁体プラグがさらに形成されてお
   り、前記第２導電体プラグの表面が前記絶縁体プラグに
   より絶縁される請求項１に記載の半導体装置。
3. 【請求項３】 半導体基板上に形成されたＭＯＳトラン
   ジスタと、 前記半導体基板上に形成されると共に前記ＭＯＳトラン
   ジスタのゲート電極を覆ってなる、前記ゲート電極を露
   出する第１貫通孔を有する第１層間絶縁層と、 前記第１貫通孔の内部に形成され、且つ前記ゲート電極
   と接触する第１導電体プラグと、 前記第１層間絶縁層上に形成された、第１および第２の
   配線パターン部分を含んでなる第１配線層と、 前記第１層間絶縁層上に形成されると共に前記第１配線
   層を覆ってなる、前記第１および第２の配線パターン部
   分のそれぞれを露出する第２貫通孔を有する第２層間絶
   縁層と、 前記第２貫通孔の内部に形成され、且つ前記第１および
   第２の配線パターン部分のそれぞれと接触する第２導電
   体プラグと、 前記第２貫通孔の内部において前記第２導電体プラグ上
   に形成された絶縁体プラグとを備え、 前記第２配線パターン部分より小さい面積の表面を有す
   る前記第１配線パターン部分は前記第１導電体プラグと
   接触しており、 前記第２配線パターン部分は前記第２導電体プラグを介
   して前記第１配線パターン部分に電気的に接続され、も
   って、前記第２配線パターン部分は前記ゲート電極に電
   気的に接続され、しかも前記第２導電体プラグの表面は
   前記絶縁体プラグにより絶縁されることを特徴とする半
   導体装置。
4. 【請求項４】 半導体基板上にＭＯＳトランジスタを形
   成する工程と、 前記ＭＯＳトランジスタのゲート電極を覆ってなる、前
   記ゲート電極に至る第１貫通孔を有する第１層間絶縁層
   を前記半導体基板上に形成する工程と、 前記第１貫通孔の内部に前記ゲート電極と接触する第１
   導電体プラグを形成する工程と、 前記第１層間絶縁層上に前記第１貫通孔の開口内に配線
   パターン部分を含まずに第１配線層を形成する工程と、 前記第１配線層を覆ってなる、前記第１配線層および前
   記第１導電体プラグのそれぞれに至る第２貫通孔を有す
   る第２層間絶縁層を前記第１層間絶縁層上に形成する工
   程と、 前記第２貫通孔の内部に前記第１配線層および前記第１
   導電体プラグのそれぞれと接触する第２導電体プラグを
   形成する工程とを備え、 前記第２導電体プラグを形成する工程において、前記第
   １配線層が前記第１導電体プラグを介して前記第１導電
   体プラグと電気的に接続され、もって前記第１配線層が
   前記ゲート電極に電気的に接続されることを特徴とする
   半導体装置の製造方法。
5. 【請求項５】 前記第２貫通孔の内部において前記第２
   導電体プラグ上に絶縁体プラグを形成する工程をさらに
   備えており、前記第２導電体プラグの表面が前記絶縁体
   プラグにより絶縁される請求項４に記載の半導体装置の
   製造方法。
6. 【請求項６】 前記第２導電体プラグを形成する形成す
   る工程が、前記第２貫通孔の内部を覆うように前記第１
   層間絶縁層上に導電体層を形成するステップと、前記導
   電体層をエッチバックして前記第２貫通孔の内部に前記
   第２導電体プラグを残存させるステップとから構成さ
   れ、前記導電体層を形成するステップにおいて前記第２
   貫通孔の内部の前記導電体層上に凹部が形成される請求
   項５に記載の半導体装置の製造方法。
7. 【請求項７】 半導体基板上にＭＯＳトランジスタを形
   成する工程と、 前記ＭＯＳトランジスタのゲート電極を覆ってなる、前
   記ゲート電極に至る第１貫通孔を有する第１層間絶縁層
   を前記半導体基板上に形成する工程と、 前記第１貫通孔の内部に前記ゲート電極と接触する第１
   導電体プラグを形成する工程と、 前記第１層間絶縁層上に第１および第２の配線パターン
   部分を含んでなる第１配線層を形成する工程と、 前記第１配線層を覆ってなる、前記第１および第２の配
   線パターン部分のそれぞれに至る第２貫通孔を有する第
   ２層間絶縁層を前記第１層間絶縁層上に形成する工程
   と、 前記第２貫通孔の内部に前記第１および第２の配線パタ
   ーン部分のそれぞれと接触する第２導電体プラグを形成
   する工程と、 前記第２貫通孔の内部において前記第２導電体プラグ上
   に絶縁体プラグを形成する工程とを備え、 前記第１配線層を形成する工程において、前記第２配線
   パターン部分より小さい面積の表面を有する前記第１配
   線パターン部分は前記第１導電体プラグと接触して形成
   され、 前記第２導電体プラグを形成する工程において、前記第
   ２配線パターン部分は前記第２導電体プラグを介して前
   記第１配線パターン部分に電気的に接続され、もって、
   前記第２配線パターン部分は前記ゲート電極に電気的に
   接続され、 前記絶縁体プラグを形成する工程において、前記第２導
   電体プラグの表面は前記絶縁体プラグにより絶縁される
   ことを特徴とする半導体装置の製造方法。
8. 【請求項８】 前記第２導電体プラグを形成する形成す
   る工程が、前記第２貫通孔の内部を覆うように前記第１
   層間絶縁層上に導電体層を形成するステップと、前記導
   電体層をエッチバックして前記第２貫通孔の内部に前記
   第２導電体プラグを残存させるステップとから構成さ
   れ、前記導電体層を形成するステップにおいて前記第２
   貫通孔の内部の前記導電体層上に凹部が形成される請求
   項６に記載の半導体装置の製造方法。