JPS5985537A - デ−タワ−ド用分類装置及び集積回路化デ−タプロセツサ - Google Patents
デ−タワ−ド用分類装置及び集積回路化デ−タプロセツサInfo
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- JPS5985537A JPS5985537A JP58184574A JP18457483A JPS5985537A JP S5985537 A JPS5985537 A JP S5985537A JP 58184574 A JP58184574 A JP 58184574A JP 18457483 A JP18457483 A JP 18457483A JP S5985537 A JPS5985537 A JP S5985537A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/22—Arrangements for sorting or merging computer data on continuous record carriers, e.g. tape, drum, disc
- G06F7/24—Sorting, i.e. extracting data from one or more carriers, rearranging the data in numerical or other ordered sequence, and rerecording the sorted data on the original carrier or on a different carrier or set of carriers sorting methods in general
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0638—Combination of memories, e.g. ROM and RAM such as to permit replacement or supplementing of words in one module by words in another module
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/14—Protection against unauthorised use of memory or access to memory
- G06F12/1416—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights
- G06F12/1425—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block
- G06F12/1441—Protection against unauthorised use of memory or access to memory by checking the object accessibility, e.g. type of access defined by the memory independently of subject rights the protection being physical, e.g. cell, word, block for a range
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、データワードを供給されるデータ入力端子と
;メモリとを備え、メモリがデータ入力端子に結合され
るアドレス入力端子と、書込動作5モードにおいて、供
給されたデータワードの表示(representat
ion)をメモリに蓄積せしめるよう付勢されるデータ
入力端子とを有し募更に、メモリにおけるアドレスの順
序で蓄積した前記表示を読出して各表示と関連するメモ
リアドレスをデータ出力端子に生せしめる読出制御手段
を備えるデータワード用分類装置に関する。また本発明
はかかる分類装置をも合体した実情回路化データブロセ
ッザに閃する。この種の分類装置は本件出頭大の公告さ
れたオランダ国特許出頼第8M13711号から既知で
ある。しかしこの既知の分類装置は大きなシステム例え
ば汎用フンピユータシステム又は単−実情回路として構
成するデータプロセッサにおけるモジュールとして使用
するには極めて不適である。本発明の目的は簡単な態(
支)でメモリ・システムにn3することができる分類装
置を提供するにあり、この分類装置はかかるメモリ・シ
ステムの単一アドレスにマツピングすることができる。
;メモリとを備え、メモリがデータ入力端子に結合され
るアドレス入力端子と、書込動作5モードにおいて、供
給されたデータワードの表示(representat
ion)をメモリに蓄積せしめるよう付勢されるデータ
入力端子とを有し募更に、メモリにおけるアドレスの順
序で蓄積した前記表示を読出して各表示と関連するメモ
リアドレスをデータ出力端子に生せしめる読出制御手段
を備えるデータワード用分類装置に関する。また本発明
はかかる分類装置をも合体した実情回路化データブロセ
ッザに閃する。この種の分類装置は本件出頭大の公告さ
れたオランダ国特許出頼第8M13711号から既知で
ある。しかしこの既知の分類装置は大きなシステム例え
ば汎用フンピユータシステム又は単−実情回路として構
成するデータプロセッサにおけるモジュールとして使用
するには極めて不適である。本発明の目的は簡単な態(
支)でメモリ・システムにn3することができる分類装
置を提供するにあり、この分類装置はかかるメモリ・シ
ステムの単一アドレスにマツピングすることができる。
この目的のため本発明は、データワードを供給されるデ
ータ入力端子と;メモリとを備え、メモリがデータ入力
端子に結合されるアドレス入力端子と、書込動作モード
において、供給されたデータワードの表示をメモリに蓄
積せしめるよう付勢されるデータ入力端子とを有し「更
に、メモリにおけるアドレスの順序で蓄積した前記表示
を読出して各表示と関連するメモリアドレスをデータ出
力端子に生せしめる読出制御手段を備えるデータワード
用分類装置において、該分類装置を1個の実情回路とし
て構成し、該分類装置がそのデータ入力端及びデータ出
力端を構成する双方向バスと;双方向バスに結合され双
方向バスからメモリ・クリア、分類基準及びポインタ・
リセッl信号を供給される指令レジスタと1双方向バス
に結合した計数出力端を有するカウンタとを備え、カウ
ンタは読出動作モードにおいて、発振器からのパルスを
計数してその甜数出力端に一連のメモリアドレスを順次
発生し、カウンタは指令レジスタに結合され指令レジス
タから分類基準及びポインタ・υセット信号を計数値決
定及び計数値設定信号としてそれぞれ供給される入力端
と、終了信号用の他の出力端とを有し、カウンタには、
正当な表示を包むメモリの記憶場所に対応するアドレス
が計数出力端に生じた場合、前記表示の制御の下に発振
器パルスの計数を阻止し、この状態になった場合ユーザ
装置に対する読、出準備完了信号を発生する閉塞手段を
設は番メモリ読出信号の制御の下に閉塞手段をリセット
してカウンタの計数出力端に現在存在するアドレスに対
応するメモリの記憶場所の全内容を読出した後に前記発
振器パルスの計数阻止を終了させるリセット手段と;書
込動作モードにおいて供給された書込指令に応答して書
込及び付勢信号をメモリに供給して各書込信号を対応す
る付勢信号に対し遅延させるようにして中間読出動作を
同一アドレスにおいて生せしめる書込指令供給手段と;
中間読出動作において先に蓄積した表示又は所定数の先
に蓄積した表示の読出に応答してオーバーフロー信号を
発生するオーバーフロー検出回路と1終了信号及びオー
バーフロー信号を状態信号として双方向バスに供給する
スイッチ手段とを備えたことを特徴とする。多数の指令
信号及び状態信号の転送にも使用する双方向バスノ採用
ハ、分類装置をコンピュータ・システムに合体する必要
がある場合に特に効果的である。更に、中間読出動作の
ため、オーバーフロー状態ヲ容易に検出することができ
る。
ータ入力端子と;メモリとを備え、メモリがデータ入力
端子に結合されるアドレス入力端子と、書込動作モード
において、供給されたデータワードの表示をメモリに蓄
積せしめるよう付勢されるデータ入力端子とを有し「更
に、メモリにおけるアドレスの順序で蓄積した前記表示
を読出して各表示と関連するメモリアドレスをデータ出
力端子に生せしめる読出制御手段を備えるデータワード
用分類装置において、該分類装置を1個の実情回路とし
て構成し、該分類装置がそのデータ入力端及びデータ出
力端を構成する双方向バスと;双方向バスに結合され双
方向バスからメモリ・クリア、分類基準及びポインタ・
リセッl信号を供給される指令レジスタと1双方向バス
に結合した計数出力端を有するカウンタとを備え、カウ
ンタは読出動作モードにおいて、発振器からのパルスを
計数してその甜数出力端に一連のメモリアドレスを順次
発生し、カウンタは指令レジスタに結合され指令レジス
タから分類基準及びポインタ・υセット信号を計数値決
定及び計数値設定信号としてそれぞれ供給される入力端
と、終了信号用の他の出力端とを有し、カウンタには、
正当な表示を包むメモリの記憶場所に対応するアドレス
が計数出力端に生じた場合、前記表示の制御の下に発振
器パルスの計数を阻止し、この状態になった場合ユーザ
装置に対する読、出準備完了信号を発生する閉塞手段を
設は番メモリ読出信号の制御の下に閉塞手段をリセット
してカウンタの計数出力端に現在存在するアドレスに対
応するメモリの記憶場所の全内容を読出した後に前記発
振器パルスの計数阻止を終了させるリセット手段と;書
込動作モードにおいて供給された書込指令に応答して書
込及び付勢信号をメモリに供給して各書込信号を対応す
る付勢信号に対し遅延させるようにして中間読出動作を
同一アドレスにおいて生せしめる書込指令供給手段と;
中間読出動作において先に蓄積した表示又は所定数の先
に蓄積した表示の読出に応答してオーバーフロー信号を
発生するオーバーフロー検出回路と1終了信号及びオー
バーフロー信号を状態信号として双方向バスに供給する
スイッチ手段とを備えたことを特徴とする。多数の指令
信号及び状態信号の転送にも使用する双方向バスノ採用
ハ、分類装置をコンピュータ・システムに合体する必要
がある場合に特に効果的である。更に、中間読出動作の
ため、オーバーフロー状態ヲ容易に検出することができ
る。
また本発明の分類装置は、表示カウンタと1関連する書
込動作につき少なくともオーバーフロー舘岩が生じない
場合書込は号が生ずる毎に表示カウンタにおける計数値
をインクリメントするインクリメント手段と1表示カウ
ンタにおける計数値を双方向バスに供給するスイッチ手
段とを備え名ことができる。かかる表示カウンタは蓄積
した表示の総数を計数することができ、これは、例えば
、分類動作の後に分類されたデータを蓄積するのに必要
な蓄積スペースを決定するため、ユーザ装置にとって有
用な情報となる。従来は分類装置の蓄積容量は殆んど最
適使用されず、更に、例えば、”°7慶外の最大値を求
める”動作を実現するのは極めて難かしかったが、これ
を行うのに本発明の直接アドレス指定可能メモリにおけ
る後からの苗種は遥に効果的である。
込動作につき少なくともオーバーフロー舘岩が生じない
場合書込は号が生ずる毎に表示カウンタにおける計数値
をインクリメントするインクリメント手段と1表示カウ
ンタにおける計数値を双方向バスに供給するスイッチ手
段とを備え名ことができる。かかる表示カウンタは蓄積
した表示の総数を計数することができ、これは、例えば
、分類動作の後に分類されたデータを蓄積するのに必要
な蓄積スペースを決定するため、ユーザ装置にとって有
用な情報となる。従来は分類装置の蓄積容量は殆んど最
適使用されず、更に、例えば、”°7慶外の最大値を求
める”動作を実現するのは極めて難かしかったが、これ
を行うのに本発明の直接アドレス指定可能メモリにおけ
る後からの苗種は遥に効果的である。
また本発明の分類装置は、前記メモリの他の膜数ビット
・データ人出方端に結合され、前記表示の蓄積及び検索
と共に、他のメモリに対するアドレス・ポインタ・ワー
ドを前記メモリと交換するための第2の双方向バスを備
えることができる。かがるポインタ・ワードにより、例
えば、比較的多量の情報を蓄積するアドレスを指示する
ことができる。
・データ人出方端に結合され、前記表示の蓄積及び検索
と共に、他のメモリに対するアドレス・ポインタ・ワー
ドを前記メモリと交換するための第2の双方向バスを備
えることができる。かがるポインタ・ワードにより、例
えば、比較的多量の情報を蓄積するアドレスを指示する
ことができる。
従って、長いデータワード(例えば4バイト長の)又は
情報ブロックでもそれぞれのアーギュメントに応じて蓄
積することができる。ポ”インク・アドレスについては
既知のアドレス指定方式、間接その他の゛アドレス指定
方式の一つを使用することができる0 前記メモリは、各アドレスに腹数の前記表示を次の書込
動作に当り種々のアドレスにおける蓄積容量を逐次満た
し、かつ種々のアドレスにおける順次の読出動作に当り
種々のアドレスにおける蓄倒容凧を逐次空き状態ならし
める手段を備えることができる。このようにした場合、
ある程度相互に同一のデータワードを含むメモリファイ
ルを蓄積することができる。
情報ブロックでもそれぞれのアーギュメントに応じて蓄
積することができる。ポ”インク・アドレスについては
既知のアドレス指定方式、間接その他の゛アドレス指定
方式の一つを使用することができる0 前記メモリは、各アドレスに腹数の前記表示を次の書込
動作に当り種々のアドレスにおける蓄積容量を逐次満た
し、かつ種々のアドレスにおける順次の読出動作に当り
種々のアドレスにおける蓄倒容凧を逐次空き状態ならし
める手段を備えることができる。このようにした場合、
ある程度相互に同一のデータワードを含むメモリファイ
ルを蓄積することができる。
本発明の分類装置は一つのユニットとして単−集檀回路
に合体すると好適である。このようにすることにより、
特にいわゆる単一カード・マイクロフンピユータ用とし
て魅力的な素子が碍られる。
に合体すると好適である。このようにすることにより、
特にいわゆる単一カード・マイクロフンピユータ用とし
て魅力的な素子が碍られる。
また本発明は、集閾回路化データブロセンザであって、
データワードを迅速に分類する分類装置をも県債回路に
合体し;データワード用の第1データ入力端と、第1デ
ータ入方端がら「ゴ号を供給されるアドレス入力端を虐
むメモリとを備え、前記メモリの第2データ人カfMを
付勢してデータワードの表示を蓄仙し;前記分類装置が
、順次のアドレスに蓄積した表示を読出して各表示に関
連するメモリアドレスを再びデータ出力端に生せしめる
ための読出手段と、該集積回路化データプロセッサの内
部パスライン中の一つの内部パスラインに接続する第1
データ入出力としての双方向バスと、消去制御、アドレ
ス順序方向及びアドレス・リセット信号を供給される制
御入力端と、終了信号及びオーバーフロー信号を状態信
号として双方向バスに供給する制御出力端とを備え、双
方向バスに接続したカウンタにより発振器からのパルス
を計数してメモリのアドレスをカウンタの出力端に順次
発生し;前記カウンタが、アドレス順序方向及びアドレ
ス・リセット信号を供給される入力端と、終了[信号の
ための付加的出力端と、メモリにおける正当な表示を示
すメモリアドレスが送出された場合発振器パルスの計数
を関連する表示のflr制御の下に阻止する阻止動作を
行って続出準備完了信号を供給する閉塞手段とfr:備
え番閉塞手段が、メモリアドレスの完全な内容を読出し
た後続出信号の制御の下に前記阻止動作を終了させるた
めのリセット入力端を備え、メモリが供給された書込指
令を遅延して付勢信号の制御の下に中間読出動作を行わ
せるための遅延素子をC11ilλ、読出指令、先に蓄
積した表示及び最後に供給された書込指令の制御の下に
オーバーフロー信号を選択的に形成する検出回路を備え
たことを特徴とする。このデータプロセッサはいわゆる
汎用マイクロプロセッサとして使用することができるが
、専用のデータプロセッサとして使用することもでき、
例えばデータ・ベース・プロセッサ、信号プロセンサ及
び人出カプロセッサとして使用できる。かかる用途に対
するかかる専用プロセッサの機能はそれ自体は特殊なも
のではないが、通常はコスト及びパーフォーマンスの間
の適当な妥協を図るための機能最適化が行われる。本発
明のデータプロセッサの分類機能によればパーフォーマ
ンスの効果的な改良又は拡張が得られる。
データワードを迅速に分類する分類装置をも県債回路に
合体し;データワード用の第1データ入力端と、第1デ
ータ入方端がら「ゴ号を供給されるアドレス入力端を虐
むメモリとを備え、前記メモリの第2データ人カfMを
付勢してデータワードの表示を蓄仙し;前記分類装置が
、順次のアドレスに蓄積した表示を読出して各表示に関
連するメモリアドレスを再びデータ出力端に生せしめる
ための読出手段と、該集積回路化データプロセッサの内
部パスライン中の一つの内部パスラインに接続する第1
データ入出力としての双方向バスと、消去制御、アドレ
ス順序方向及びアドレス・リセット信号を供給される制
御入力端と、終了信号及びオーバーフロー信号を状態信
号として双方向バスに供給する制御出力端とを備え、双
方向バスに接続したカウンタにより発振器からのパルス
を計数してメモリのアドレスをカウンタの出力端に順次
発生し;前記カウンタが、アドレス順序方向及びアドレ
ス・リセット信号を供給される入力端と、終了[信号の
ための付加的出力端と、メモリにおける正当な表示を示
すメモリアドレスが送出された場合発振器パルスの計数
を関連する表示のflr制御の下に阻止する阻止動作を
行って続出準備完了信号を供給する閉塞手段とfr:備
え番閉塞手段が、メモリアドレスの完全な内容を読出し
た後続出信号の制御の下に前記阻止動作を終了させるた
めのリセット入力端を備え、メモリが供給された書込指
令を遅延して付勢信号の制御の下に中間読出動作を行わ
せるための遅延素子をC11ilλ、読出指令、先に蓄
積した表示及び最後に供給された書込指令の制御の下に
オーバーフロー信号を選択的に形成する検出回路を備え
たことを特徴とする。このデータプロセッサはいわゆる
汎用マイクロプロセッサとして使用することができるが
、専用のデータプロセッサとして使用することもでき、
例えばデータ・ベース・プロセッサ、信号プロセンサ及
び人出カプロセッサとして使用できる。かかる用途に対
するかかる専用プロセッサの機能はそれ自体は特殊なも
のではないが、通常はコスト及びパーフォーマンスの間
の適当な妥協を図るための機能最適化が行われる。本発
明のデータプロセッサの分類機能によればパーフォーマ
ンスの効果的な改良又は拡張が得られる。
次に図面につき本発明を説明する。
第1図は本発明の高速分類装置を合体したコンピュータ
システムを示す。このフンピユータシステムは普通のマ
イクロコンピュータの如きプロセツサ20を備えている
。コンピュータシステムにおける内部通はけ例えば8ビ
ット幅を有するデータバス82と、例えば16ビツト幅
を有するアドレスバス34と、制御信号を転送する制御
バス86とを介して行われる。説明を簡明にするため、
以下の説明では制御信号は高速分類装置の制御に関連す
るものであること以上の説明は省略する。またコンピュ
ータシステムは例えば64にバイトの容量を有する主メ
モリ22を備λている。後述するように、メモリ22の
一つの記憶場所は高速分類装置によってマツピングされ
、従ってこの記憶場所はメモリ22では使用されない。
システムを示す。このフンピユータシステムは普通のマ
イクロコンピュータの如きプロセツサ20を備えている
。コンピュータシステムにおける内部通はけ例えば8ビ
ット幅を有するデータバス82と、例えば16ビツト幅
を有するアドレスバス34と、制御信号を転送する制御
バス86とを介して行われる。説明を簡明にするため、
以下の説明では制御信号は高速分類装置の制御に関連す
るものであること以上の説明は省略する。またコンピュ
ータシステムは例えば64にバイトの容量を有する主メ
モリ22を備λている。後述するように、メモリ22の
一つの記憶場所は高速分類装置によってマツピングされ
、従ってこの記憶場所はメモリ22では使用されない。
またコンピュータシステムは外部との交信又は第2メモ
リとの交信のための入出力サブシステムを(rNえてい
る。
リとの交信のための入出力サブシステムを(rNえてい
る。
この入出力サブシステムにはm%ディスクメモリ、キー
ボード装置、データ通信装置及びビデオ表示装置を設け
ることができ、更にコンピュータシステムは実部回路と
して構成した高速分類装置26をfltUλている。高
速分類装置26は関連する)(スラインに接続する。こ
の目的のため、アドレスバス34に接続したアドレスデ
コーダ80を設け、このアドレスデコーダによりアドレ
スバス84における所定のアドレスを検出するようにす
る。またアドレスデコーダ30に対しては制御バス36
からライン42を介して付勢信号を供給する。従って高
速分類装置26は前記所定のアドレスにマツピングされ
る。上記付勢信号は、メモリに対するアクセスが行われ
るときに形成される。所定のアドレスがアドレスバス3
4に存在している場合、デコーダ30はライン88を介
して2次付勢信号を高速分類装置26に供給するので、
高速分類装置26において読出又は書込動作音行うこと
ができる。またデータバス32にはデータバッファ28
を接続して、データワードにつきいずれかの方向におけ
る緩衝動作を行わぜる゛ようにする。このデータバッフ
ァ28はいわゆる3状態バツフアとして構成することが
でき、その8状態とは低レベル状態、高レベル状態、及
び高インピーダンスにより終端された状態である。デー
タバッファ2Bはバス40を介して高速分類装置26に
接続する。
ボード装置、データ通信装置及びビデオ表示装置を設け
ることができ、更にコンピュータシステムは実部回路と
して構成した高速分類装置26をfltUλている。高
速分類装置26は関連する)(スラインに接続する。こ
の目的のため、アドレスバス34に接続したアドレスデ
コーダ80を設け、このアドレスデコーダによりアドレ
スバス84における所定のアドレスを検出するようにす
る。またアドレスデコーダ30に対しては制御バス36
からライン42を介して付勢信号を供給する。従って高
速分類装置26は前記所定のアドレスにマツピングされ
る。上記付勢信号は、メモリに対するアクセスが行われ
るときに形成される。所定のアドレスがアドレスバス3
4に存在している場合、デコーダ30はライン88を介
して2次付勢信号を高速分類装置26に供給するので、
高速分類装置26において読出又は書込動作音行うこと
ができる。またデータバス32にはデータバッファ28
を接続して、データワードにつきいずれかの方向におけ
る緩衝動作を行わぜる゛ようにする。このデータバッフ
ァ28はいわゆる3状態バツフアとして構成することが
でき、その8状態とは低レベル状態、高レベル状態、及
び高インピーダンスにより終端された状態である。デー
タバッファ2Bはバス40を介して高速分類装置26に
接続する。
実際上、データバッファ28は高速分類装置26の一部
を構成し、従って所要に応じ高速分類装置26、データ
バッファ28及びバス40を単−実情回路として構成す
ることができる。ライン44上の信号はデータバッファ
28に対する制御信号例λば読出/書込制御信号として
作用する。図示の実施例は単一のプロセッサ20を備え
ている。
を構成し、従って所要に応じ高速分類装置26、データ
バッファ28及びバス40を単−実情回路として構成す
ることができる。ライン44上の信号はデータバッファ
28に対する制御信号例λば読出/書込制御信号として
作用する。図示の実施例は単一のプロセッサ20を備え
ている。
コンピュータシステムには高速順次(多重処理)方式で
数時のタスクを行わせることができ、更にコンピュータ
システムは分散プロセッサを備えることができるが、こ
れらの点は高速分類装置に直接彰響を及ぼすものではな
いので、詳細な説明は省略する。フンピユータシステム
は、その構成要素20.22.2由、26.80をそれ
ぞれ実情回路でflI成することができる。代案として
構成要素20,24,26.28.80を1個の集債回
路としてH4成するか、又は第1図に示したコンピュー
タシステム全体を1個の実情回路として構成することも
できる。サブシステムである構成要素26(2B)と一
体に県債回路化されたか又はされないプロセッサ20は
米国シグネテイツクス社製”2650”マイクロプロセ
ッサの如き汎用マイクロプロセッサとして構成すること
ができる。またプロセッサ20は同じくシダネテイツク
ス社製タイプ8800の信号プロセッサとして構成する
こともできる。またプロセッサ2()はデータファイル
の分類、選択、合成、及び探索を主機能とするデータフ
ァイル・プロセッサとすることもでき、かかる機能自体
は既知である。
数時のタスクを行わせることができ、更にコンピュータ
システムは分散プロセッサを備えることができるが、こ
れらの点は高速分類装置に直接彰響を及ぼすものではな
いので、詳細な説明は省略する。フンピユータシステム
は、その構成要素20.22.2由、26.80をそれ
ぞれ実情回路でflI成することができる。代案として
構成要素20,24,26.28.80を1個の集債回
路としてH4成するか、又は第1図に示したコンピュー
タシステム全体を1個の実情回路として構成することも
できる。サブシステムである構成要素26(2B)と一
体に県債回路化されたか又はされないプロセッサ20は
米国シグネテイツクス社製”2650”マイクロプロセ
ッサの如き汎用マイクロプロセッサとして構成すること
ができる。またプロセッサ20は同じくシダネテイツク
ス社製タイプ8800の信号プロセッサとして構成する
こともできる。またプロセッサ2()はデータファイル
の分類、選択、合成、及び探索を主機能とするデータフ
ァイル・プロセッサとすることもでき、かかる機能自体
は既知である。
、次に高速分類装置26を幾つかの特定構成段階におけ
るものにつき詳細に説明することとし、まスフロック図
で示されるシステムレベルにおいて説明し、次いでいわ
ゆるブレッドボード形式で組合わされる多数の論理回路
から構成するものを説明し、最後に、単−実情回路とし
ソ構成するものを説明する。
るものにつき詳細に説明することとし、まスフロック図
で示されるシステムレベルにおいて説明し、次いでいわ
ゆるブレッドボード形式で組合わされる多数の論理回路
から構成するものを説明し、最後に、単−実情回路とし
ソ構成するものを説明する。
第2図は本発明による高速分類装置の一例のブロック図
である。普通の実情回路容器50内に俗情装置52を収
納し、この苗種装置は[ビットワード256個分の容置
を有するランダムアクセス続出/書込メモリとする。そ
のアドレス入力端ADは8ビツト幅を有する双方向内部
バス54に接続し、このバス54は第[図に示した2次
バス240に接続する。図示の8本の入力制御ライン5
6.58.60のうち制御ライン56は制御バス36か
らの読出/書込制御信号を供給し1制御ライン58は内
部バス5壺に生ずるワードが°′データワードであるか
又は1制御ワード″であるかを示す2値信号D/75を
供給し、これは両方向において供給することができ;制
御ライン6oは高速分類装置が選択されたか否かを示す
2値は告発 (チップ選択)を供給し、この信号は、例
えば第1図のライン38に現われる信号とする。制御デ
コーダ62は制御ライン58.58及び60上の信号を
供給され、高速分類装置の他の9素に対する制往1信号
を送出する。図面及び説明全簡単にスルため同期クロッ
ク信号に対する通路、高速分力′シ装置aを作動可能状
態ならしめるチップイネイブル信号に対する通路、及び
制御デコーダ62の他の出力結線は図示してない。高速
分類装置はデータワードにつき次の如く作動し、即ち書
込動作に際しては当該データによってアドレス指定され
たメモリ5zの記憶場所に1ビツトを蓄倒し、 読、出動外に際しては、アドレスカウンタ64における
計数値が占有された記憶場所に対応している場合、この
計数値をデータとしてユーザ装置へ供給するため内部バ
ス54上に送出し、上記記憶場所はクリアすることがで
きるが、本例ではこのための装置は設けない。
である。普通の実情回路容器50内に俗情装置52を収
納し、この苗種装置は[ビットワード256個分の容置
を有するランダムアクセス続出/書込メモリとする。そ
のアドレス入力端ADは8ビツト幅を有する双方向内部
バス54に接続し、このバス54は第[図に示した2次
バス240に接続する。図示の8本の入力制御ライン5
6.58.60のうち制御ライン56は制御バス36か
らの読出/書込制御信号を供給し1制御ライン58は内
部バス5壺に生ずるワードが°′データワードであるか
又は1制御ワード″であるかを示す2値信号D/75を
供給し、これは両方向において供給することができ;制
御ライン6oは高速分類装置が選択されたか否かを示す
2値は告発 (チップ選択)を供給し、この信号は、例
えば第1図のライン38に現われる信号とする。制御デ
コーダ62は制御ライン58.58及び60上の信号を
供給され、高速分類装置の他の9素に対する制往1信号
を送出する。図面及び説明全簡単にスルため同期クロッ
ク信号に対する通路、高速分力′シ装置aを作動可能状
態ならしめるチップイネイブル信号に対する通路、及び
制御デコーダ62の他の出力結線は図示してない。高速
分類装置はデータワードにつき次の如く作動し、即ち書
込動作に際しては当該データによってアドレス指定され
たメモリ5zの記憶場所に1ビツトを蓄倒し、 読、出動外に際しては、アドレスカウンタ64における
計数値が占有された記憶場所に対応している場合、この
計数値をデータとしてユーザ装置へ供給するため内部バ
ス54上に送出し、上記記憶場所はクリアすることがで
きるが、本例ではこのための装置は設けない。
上述した動作は次のようにして実現する。まずバス54
に接続した指令レジスタ66に指令ワードを苗種する。
に接続した指令レジスタ66に指令ワードを苗種する。
これはライン68上のロード制御信号を介して行われ、
このロード制御信号は制御デコーダ62によって発生す
る。指令レジスタ66は、恐らくは指令デコーダ(図示
せず)全弁して膜数導体(マルチプル)ライン70上に
下記の制御信号つまり、 “1メモリ・クリア″′ “1ポインタ・リセット″(即ちアドレスカウンタ64
企特定計数値に設定) パ分類基準′″(即ち大きさの増大又は減少に応じて) を出力する。また指令レジスタ66はマルチプレクサ7
4の形態のスイッチ装置に対する選択信号をライン72
上に出力する。この選択信号は少なくとも8つの値を有
しており、膜数導体ライン76上の信号をバス54へ転
送するか、複数導体ライン78上の信号をバス54へ転
送するか、又はこれらの@号をバス54へ転送しないと
いう8つの作用を行う。上述したポインタ・リセット及
び分類基準に関連する制御信号は、読出動作が開始され
た場合だけ作用させるようにする必要がある。
このロード制御信号は制御デコーダ62によって発生す
る。指令レジスタ66は、恐らくは指令デコーダ(図示
せず)全弁して膜数導体(マルチプル)ライン70上に
下記の制御信号つまり、 “1メモリ・クリア″′ “1ポインタ・リセット″(即ちアドレスカウンタ64
企特定計数値に設定) パ分類基準′″(即ち大きさの増大又は減少に応じて) を出力する。また指令レジスタ66はマルチプレクサ7
4の形態のスイッチ装置に対する選択信号をライン72
上に出力する。この選択信号は少なくとも8つの値を有
しており、膜数導体ライン76上の信号をバス54へ転
送するか、複数導体ライン78上の信号をバス54へ転
送するか、又はこれらの@号をバス54へ転送しないと
いう8つの作用を行う。上述したポインタ・リセット及
び分類基準に関連する制御信号は、読出動作が開始され
た場合だけ作用させるようにする必要がある。
メモリ52はバス54上の信号によってアドレス指定さ
れる。メモリ62のデータ入力端子DINにはまず指令
レジスタ66から(反転された)°“・クリア″信号を
供給し、この信号は一般的なリセット動作を制御する。
れる。メモリ62のデータ入力端子DINにはまず指令
レジスタ66から(反転された)°“・クリア″信号を
供給し、この信号は一般的なリセット動作を制御する。
次いで書込動作を開始することができる。書込イネイブ
ル信号はデコーダ62に供給された書込信号R(″デー
タ″信号り及び選択信号面と共に)から導出し、メモリ
昭の入力端子WENに供給する。この入力端子WENの
直前に設ける遅延素子80について【ま後で説明する。
ル信号はデコーダ62に供給された書込信号R(″デー
タ″信号り及び選択信号面と共に)から導出し、メモリ
昭の入力端子WENに供給する。この入力端子WENの
直前に設ける遅延素子80について【ま後で説明する。
書込動作に当り°′クリア″信号は°゛0″に等しく、
従って毎回″1′″が蓄情される。従って混乱を生ずる
ことなく256ワード(バイト)を蓄積することができ
る。しかし、2つの同一バイトが連続して供給された場
合には、次の動作が行われる。第2番目の同一バイトが
到達した場合には第1番目の同一バイトに対するのと同
じメモリ62の記憶場所が再びアドレス指定される。し
かじ書込制御信号WENをメモリサイクルの持続時間に
比べ小さい期間(こわたり遅延素子80によって遅延す
るので、常に、まず読出動作が行われる。
従って毎回″1′″が蓄情される。従って混乱を生ずる
ことなく256ワード(バイト)を蓄積することができ
る。しかし、2つの同一バイトが連続して供給された場
合には、次の動作が行われる。第2番目の同一バイトが
到達した場合には第1番目の同一バイトに対するのと同
じメモリ62の記憶場所が再びアドレス指定される。し
かじ書込制御信号WENをメモリサイクルの持続時間に
比べ小さい期間(こわたり遅延素子80によって遅延す
るので、常に、まず読出動作が行われる。
所定のバイトが到達するとこれを第2回目に所定記憶場
所に格納するようにする必要がある場合には、まず11
)”(出力端子DOUTに生ずる)を読出し、これをラ
イン841上の遅延されない同期信号との協同作用によ
りフリップフロップ(Dフリップフロップ)82に蓄1
aする。ライン87上に生じた゛[″は重膜状態が起っ
たことを示し、従ってオーバーフロー@@ (OLBY
T)として作用する。このオーバーフロー信号は状態ビ
ットとして複数導体ライン76を介してマルチプレクサ
に供給する(しかじ書込動作に際しては連続的に阻止さ
れる)。:4′だライン8由上の@号はカウンタ86の
クロンク入力端子にも供給して、その計数値な、IJt
nぜずに供給された場合にメモリ52に実際に苗種さ
れる$1111ピントの数に対応する値に更新する。こ
の゛11″ビットの数は、例えば第1図のプロセッサ2
0に供給するためマルチプレクサ74及びバス5山を介
して読出すことができる。
所に格納するようにする必要がある場合には、まず11
)”(出力端子DOUTに生ずる)を読出し、これをラ
イン841上の遅延されない同期信号との協同作用によ
りフリップフロップ(Dフリップフロップ)82に蓄1
aする。ライン87上に生じた゛[″は重膜状態が起っ
たことを示し、従ってオーバーフロー@@ (OLBY
T)として作用する。このオーバーフロー信号は状態ビ
ットとして複数導体ライン76を介してマルチプレクサ
に供給する(しかじ書込動作に際しては連続的に阻止さ
れる)。:4′だライン8由上の@号はカウンタ86の
クロンク入力端子にも供給して、その計数値な、IJt
nぜずに供給された場合にメモリ52に実際に苗種さ
れる$1111ピントの数に対応する値に更新する。こ
の゛11″ビットの数は、例えば第1図のプロセッサ2
0に供給するためマルチプレクサ74及びバス5山を介
して読出すことができる。
読出動作に当り゛クリア″′信号は再び0″となる。そ
の場合アドレス指定はアドレスカウンタ64を介して行
われる一方、メモリ52に対する書込制御信@WENは
存在しないからメモリ52のアドレスの内容が非破壊方
式で順次読出される。
の場合アドレス指定はアドレスカウンタ64を介して行
われる一方、メモリ52に対する書込制御信@WENは
存在しないからメモリ52のアドレスの内容が非破壊方
式で順次読出される。
アドレスカウンタ64はメモリ・アクセス・サイクルの
長さに対応する値(第り図のメモリ22によって決まる
)より高い周波数例えば[0倍の周mlを有する発振器
88からのパルスによっテ増大又は減少させる。アドレ
スカウンタ64の入力端子90に6ポインタ・リセント
″信号が供給され、かつ入力端子92に分類基準信号が
供給されると読出サイクルが開始される。分類基準信号
が増大する場合にはアドレスカウンタ6蛋は零に設定さ
れる。分類基準信号が減少する場合アドレスカウンタ6
鳴は255に設定される。従って発振器88からのパル
スはカウントアツプ・パルス及びカウントダウン・パル
スとして作用する。空き状態の記憶場所の続出が行われ
ている限り何等の変化も起らない。しがし、“1″を力
む記憶場所が読出されると直ちにセット/リセット・フ
リップフロップ94がセットされる。このフリップフロ
ップ94の出力は号可はまずカウンタ641に対する閉
塞信号として作用してこのカウンタを停止させる。同時
にこの出力信号は出力端子96にも供給し、アドレスカ
ウンタ64のil数値が読出に使用できるレディ(RD
Y )状態にあることを指示させる。次いで続出制御信
号(RD)が供給された場合フリップフロップ9由はリ
セットされ、カウンタ64は他の使用中記憶場所がアド
レス指定されるまで語数を行う。アドレスカウンタ64
がその最大又は最小計数値に到達すると、出力端子98
に出力キャリー信号が発生し、この出力キャリー信号は
フリップフロップ82の出力端子87における出力信号
と共に状態信号として作用する。これらの状態信号は、
カウンタ86の計数値と同様に、マルチプレクサ74を
介して読出すことができる。
長さに対応する値(第り図のメモリ22によって決まる
)より高い周波数例えば[0倍の周mlを有する発振器
88からのパルスによっテ増大又は減少させる。アドレ
スカウンタ64の入力端子90に6ポインタ・リセント
″信号が供給され、かつ入力端子92に分類基準信号が
供給されると読出サイクルが開始される。分類基準信号
が増大する場合にはアドレスカウンタ6蛋は零に設定さ
れる。分類基準信号が減少する場合アドレスカウンタ6
鳴は255に設定される。従って発振器88からのパル
スはカウントアツプ・パルス及びカウントダウン・パル
スとして作用する。空き状態の記憶場所の続出が行われ
ている限り何等の変化も起らない。しがし、“1″を力
む記憶場所が読出されると直ちにセット/リセット・フ
リップフロップ94がセットされる。このフリップフロ
ップ94の出力は号可はまずカウンタ641に対する閉
塞信号として作用してこのカウンタを停止させる。同時
にこの出力信号は出力端子96にも供給し、アドレスカ
ウンタ64のil数値が読出に使用できるレディ(RD
Y )状態にあることを指示させる。次いで続出制御信
号(RD)が供給された場合フリップフロップ9由はリ
セットされ、カウンタ64は他の使用中記憶場所がアド
レス指定されるまで語数を行う。アドレスカウンタ64
がその最大又は最小計数値に到達すると、出力端子98
に出力キャリー信号が発生し、この出力キャリー信号は
フリップフロップ82の出力端子87における出力信号
と共に状態信号として作用する。これらの状態信号は、
カウンタ86の計数値と同様に、マルチプレクサ74を
介して読出すことができる。
第3図はメモリ・アドレス当り数ビットを苗種できる@
数(マルチプル)分類装置の一例を示す。
数(マルチプル)分類装置の一例を示す。
本例を構成する個々の分類装置は大体並列接続され、従
ってデータライン106(54)と、制御ライン10B
(56)、LIO(5B)及び[[2(60)と、通報
ライン1141(913)に接続する。内部における直
外作用は第2図につき説明した如くであり、以下の説明
では、第2図における参照記号に対応する参照記号を適
宜使用する。ライン11虫は、電源正端子に接続した抵
抗116を設けたため、ワイアードOR回路を構成する
ので、並列接続したいずれかの分類装置において準備完
了状態が生ずるとライン114にはレディ信号が生ずる
。
ってデータライン106(54)と、制御ライン10B
(56)、LIO(5B)及び[[2(60)と、通報
ライン1141(913)に接続する。内部における直
外作用は第2図につき説明した如くであり、以下の説明
では、第2図における参照記号に対応する参照記号を適
宜使用する。ライン11虫は、電源正端子に接続した抵
抗116を設けたため、ワイアードOR回路を構成する
ので、並列接続したいずれかの分類装置において準備完
了状態が生ずるとライン114にはレディ信号が生ずる
。
重膜アドレス指定が生じた場合におけるメモリの記憶場
所への順次の格納(まず第1分類装置100、次いて分
類装置EO2、次いで分類装置104)は次の如く行わ
れる。前述した°゛チ21選択信号はライン[[8(第
2図のライン60)に供給する。@号DOUT (第2
図のメモリ52から)は双方向ライン[20に出力する
。書込動作の場合、信号転送方向は、例えばR/W信号
によって分類装置LOO−−−104における接続バッ
ファを適切に制御することにより、図面の左から右へ向
う方向となるようにif;IJ御する。通常の遅延時間
に起因して書込動作は各書込サイクルに当り最大1個の
分類装置において行われる。従って最後の分類装置[0
4のライン[24におけるオーバーフロー信号は膜数分
類装置全体に対するオーバーフロー官営として作用する
。
所への順次の格納(まず第1分類装置100、次いて分
類装置EO2、次いで分類装置104)は次の如く行わ
れる。前述した°゛チ21選択信号はライン[[8(第
2図のライン60)に供給する。@号DOUT (第2
図のメモリ52から)は双方向ライン[20に出力する
。書込動作の場合、信号転送方向は、例えばR/W信号
によって分類装置LOO−−−104における接続バッ
ファを適切に制御することにより、図面の左から右へ向
う方向となるようにif;IJ御する。通常の遅延時間
に起因して書込動作は各書込サイクルに当り最大1個の
分類装置において行われる。従って最後の分類装置[0
4のライン[24におけるオーバーフロー信号は膜数分
類装置全体に対するオーバーフロー官営として作用する
。
読出動作に当っては前記接続バッファは図面の右から左
方向への信号転送だけを行うよう付勢する。読出は破壊
方式で行われる。分類装置[04+に対するライン12
4上の信号は信号源(図示せず)により適正レベルに維
持される。分類装置[00のカウンタ86だけが供給さ
れたアドレスの正しい総数を示す。カウンタの容量は、
例えば付加的状態ビット(ライン76)が付加的な一層
上位桁のカウンタビットとして挿入されることがあるか
ら、こnに適合させる必曽のあることがある。°°読出
′”信号は右端の分類装置に直接供給する。
方向への信号転送だけを行うよう付勢する。読出は破壊
方式で行われる。分類装置[04+に対するライン12
4上の信号は信号源(図示せず)により適正レベルに維
持される。分類装置[00のカウンタ86だけが供給さ
れたアドレスの正しい総数を示す。カウンタの容量は、
例えば付加的状態ビット(ライン76)が付加的な一層
上位桁のカウンタビットとして挿入されることがあるか
ら、こnに適合させる必曽のあることがある。°°読出
′”信号は右端の分類装置に直接供給する。
左端の分類装置のアドレス・カウンタだけが付勢される
ので、すべての分類装置がバス”106を介して同一ア
ドレスを指定されることとなる。右端の分類装置のアド
レス指定された記憶場所が満たされた場合この分類装置
はフリップフロップ94を介してレディ信号な送出する
(アドレス力ウタは付勢されなくなる)。その場合反転
された信号DOUTが左向き方向において次位の分類装
置へイネイブル信号COとして供給され、従ってこ、の
分類装置は、自己より右側のすべての分類装置が読出さ
れた場合だけ読出される。
ので、すべての分類装置がバス”106を介して同一ア
ドレスを指定されることとなる。右端の分類装置のアド
レス指定された記憶場所が満たされた場合この分類装置
はフリップフロップ94を介してレディ信号な送出する
(アドレス力ウタは付勢されなくなる)。その場合反転
された信号DOUTが左向き方向において次位の分類装
置へイネイブル信号COとして供給され、従ってこ、の
分類装置は、自己より右側のすべての分類装置が読出さ
れた場合だけ読出される。
第4図は設計のために普通に使用されるいわゆるブレッ
ドボード回路の形態における本発明分類装置の一例の詳
細回路図を示す。従って、論即素子及び制御ラインの所
妾数を簡単に把握することができる。図示の回路は8ビ
ツト幅を有する双方向バス120を備えている。このバ
スは形式5N74S244(米国アドバンスト・マイク
ロ・デバイス社製)のバッファ回路122を介して第2
(7)バスL24に接続する。この第2バス124はメ
モリ126のアドレス入力AM子に接続する。右から左
へ向う方向にだけ転送を行うバッファ122(カウンタ
180,182に関する後出の説明参照)は@号xN3
によって付勢する。この信号工N8は第2図の制御デコ
ーダ62(第4図には図示せず)によって供給する信号
のうちの一信号である。メモリ【26は形式D2L45
HL(米国インテル社T11)のメモリとする。素
子128は形式74 S 124(米国テキサス・
インストウルツ2フ社製)の発振器であり、その半分の
み使用される。22 pFのコンデンサによる約10M
H2の発振周波数が得られる。発振器128により縦続
接続した2個の形式74 8 189(米国テキサス・
インストウルメンツ社製)の4ビツト・カウンタt8o
、tazを付勢し、カウンタ180のリップル出力キャ
リー信号ToをORゲート184(米国シダネティンク
ス社製、形式748 82+実際上この素子はかかるO
Rゲートを41固備えている)を介してカウンタ182
に供給する。カウンタ182のリップル出力キャリー信
号TOはORゲートM16(134と同一形式)及ヒイ
ンハータ18B(米国シダネテイツクス社製、形式74
S 04i実際上この素子゛はかかるインバータ
を6個備えている)を介して送出させる。従って両方の
カウンタがその最大計数値に到達したとき最大計数値信
号(及びその逆信号)が形成され、これは該出力動作の
完了を示す(LSTBYT )。カウンタ130,13
2には、制制デコーダからの他の信号0UT8を介して
、バス120に存在する特定#数値を設定することがで
きる。従って外部から任意のスタート・アドレスを供給
することができる。カウンタt80゜182に対する人
力信号OR工Tは81°数方向を決定する。信号RDY
は両方のカウンタ18o。
ドボード回路の形態における本発明分類装置の一例の詳
細回路図を示す。従って、論即素子及び制御ラインの所
妾数を簡単に把握することができる。図示の回路は8ビ
ツト幅を有する双方向バス120を備えている。このバ
スは形式5N74S244(米国アドバンスト・マイク
ロ・デバイス社製)のバッファ回路122を介して第2
(7)バスL24に接続する。この第2バス124はメ
モリ126のアドレス入力AM子に接続する。右から左
へ向う方向にだけ転送を行うバッファ122(カウンタ
180,182に関する後出の説明参照)は@号xN3
によって付勢する。この信号工N8は第2図の制御デコ
ーダ62(第4図には図示せず)によって供給する信号
のうちの一信号である。メモリ【26は形式D2L45
HL(米国インテル社T11)のメモリとする。素
子128は形式74 S 124(米国テキサス・
インストウルツ2フ社製)の発振器であり、その半分の
み使用される。22 pFのコンデンサによる約10M
H2の発振周波数が得られる。発振器128により縦続
接続した2個の形式74 8 189(米国テキサス・
インストウルメンツ社製)の4ビツト・カウンタt8o
、tazを付勢し、カウンタ180のリップル出力キャ
リー信号ToをORゲート184(米国シダネティンク
ス社製、形式748 82+実際上この素子はかかるO
Rゲートを41固備えている)を介してカウンタ182
に供給する。カウンタ182のリップル出力キャリー信
号TOはORゲートM16(134と同一形式)及ヒイ
ンハータ18B(米国シダネテイツクス社製、形式74
S 04i実際上この素子゛はかかるインバータ
を6個備えている)を介して送出させる。従って両方の
カウンタがその最大計数値に到達したとき最大計数値信
号(及びその逆信号)が形成され、これは該出力動作の
完了を示す(LSTBYT )。カウンタ130,13
2には、制制デコーダからの他の信号0UT8を介して
、バス120に存在する特定#数値を設定することがで
きる。従って外部から任意のスタート・アドレスを供給
することができる。カウンタt80゜182に対する人
力信号OR工Tは81°数方向を決定する。信号RDY
は両方のカウンタ18o。
[32の計数を阻止する。カウンタ【8oからのキャリ
ー信号Toはカウンタ132の語数値を毎回1だけ増大
又は減少させるイネイブル信号として作用する(次いで
信号Toは消滅する)。
ー信号Toはカウンタ132の語数値を毎回1だけ増大
又は減少させるイネイブル信号として作用する(次いで
信号Toは消滅する)。
素子140は信号0UT2によって付勢される指令レジ
スタ140(米国アドバンスト−マイクロ・デバイス社
製、形式SN LS 374)である。従って@
@ P/D 、 CLEAR、0RIT及び素子142
に対する選択信号が形成される。信号P/Dは、供給さ
れる8ピントワードが゛ホ゛インク清報及びデータワー
ドのいずれとして作用するかを指示する。信号CLEA
Rはメモリ126におけるクリア動作を制御する。指令
レジスタ14.0の出力端子2における信号は素子14
2を部」御する。素子142は形式SN 74 L
S 257(米国テキサス・インストウルメンツ社製
、2個のユニットを並列接続)のデマルチプレクサであ
り、信号IN2によってf1勢する。デマルチプレクサ
142の下布側入力t1に子にはLSTBYT (イン
バータ[88から)、D’0UT(メモリ126がら)
及びOL B YT(フリップフロップ158がら)の
如き種々の状態ビットを供給する。またデマルチプレク
サ142の下左側入力端子箋はカウンタ[44に接Hす
る。このカウンタ144は供給されたバイトの数を計数
する形式SN 74893 (テキサスインストウル
メンツ社製)のカウンタとし、実際上このカウンタは2
個の縦続接続した4ビツト・カウンタで構成される。O
Rゲート146(ORゲート184と同一形式)は信号
D2又は0UT2から反転リセット信号CLEARを形
成する。このリセット信号をインバータ14B(インバ
ータ[38と同一形式)により反転して、カウンタ14
+1をリセットするためのリセット信号CLEARを形
成する。カウンタ144に含まれる第2番目の4ビツト
・カウンタの計数入力端子1Bには下位出力ビットD3
を供給するが、第[の4ピントカウンタの計数入力端子
1は下記の如く配tiする多数の制御素子に接続する。
スタ140(米国アドバンスト−マイクロ・デバイス社
製、形式SN LS 374)である。従って@
@ P/D 、 CLEAR、0RIT及び素子142
に対する選択信号が形成される。信号P/Dは、供給さ
れる8ピントワードが゛ホ゛インク清報及びデータワー
ドのいずれとして作用するかを指示する。信号CLEA
Rはメモリ126におけるクリア動作を制御する。指令
レジスタ14.0の出力端子2における信号は素子14
2を部」御する。素子142は形式SN 74 L
S 257(米国テキサス・インストウルメンツ社製
、2個のユニットを並列接続)のデマルチプレクサであ
り、信号IN2によってf1勢する。デマルチプレクサ
142の下布側入力t1に子にはLSTBYT (イン
バータ[88から)、D’0UT(メモリ126がら)
及びOL B YT(フリップフロップ158がら)の
如き種々の状態ビットを供給する。またデマルチプレク
サ142の下左側入力端子箋はカウンタ[44に接Hす
る。このカウンタ144は供給されたバイトの数を計数
する形式SN 74893 (テキサスインストウル
メンツ社製)のカウンタとし、実際上このカウンタは2
個の縦続接続した4ビツト・カウンタで構成される。O
Rゲート146(ORゲート184と同一形式)は信号
D2又は0UT2から反転リセット信号CLEARを形
成する。このリセット信号をインバータ14B(インバ
ータ[38と同一形式)により反転して、カウンタ14
+1をリセットするためのリセット信号CLEARを形
成する。カウンタ144に含まれる第2番目の4ビツト
・カウンタの計数入力端子1Bには下位出力ビットD3
を供給するが、第[の4ピントカウンタの計数入力端子
1は下記の如く配tiする多数の制御素子に接続する。
0RV−)150(ORゲ−)L34と同一形式)には
信号0UT8及びP/■を供給する。指令信号P/団の
値により、カウンタ130,182にロードすべき1′
#報がホ゛インタ及びデータのいずれであるかを指示す
る。適切に選定した抵抗【52及びコンデンサ154に
よって約150ナノ秒の遅延時間を付与する。ANDゲ
ート[56は形式74 S O8(シグネティック
ス社製、実際上この素子は4’ftWのANDゲートを
備えている)のANDゲートとし、このANDゲートに
もORゲ−)146によって形成した信@CLEARを
供給する。従ってANDゲート156はメモリ[26に
対する書込イネイブル信号WEを形成する。またAND
ゲート156の出力脩号は形式74 S[L2(シダ
ネティックス社aD)のJKフリップフロップ158に
対するクロンク直外として作用する。このフリップフロ
ップ[58にはメモリ126からMC2出されたデータ
信号DOUT (即ち読出されたバイト指示@号)を直
接供給し、かつインバータ[60(インバータ138と
同一形式)を介して供給する。かくしてオーバーフロー
信号0LBYTを形成することができる。フリップフロ
ップ[58は信号CLEARによってリセットする。書
込イネイブル信号WEは非オーバーフロー状態を示す信
号と共にANDゲー) 162 (ANDゲート[56
と同一形式)に供給する。従ってカウンタ[4I4・に
対する計数信号がインバータ【64(インバータ13B
と同一形式)を介して形成され、従ってオーバーフロー
信号が生じた場合、カウンタ[4141は計数を続行し
なくなるので第4図の構成は第2図とは若干異なる。
信号0UT8及びP/■を供給する。指令信号P/団の
値により、カウンタ130,182にロードすべき1′
#報がホ゛インタ及びデータのいずれであるかを指示す
る。適切に選定した抵抗【52及びコンデンサ154に
よって約150ナノ秒の遅延時間を付与する。ANDゲ
ート[56は形式74 S O8(シグネティック
ス社製、実際上この素子は4’ftWのANDゲートを
備えている)のANDゲートとし、このANDゲートに
もORゲ−)146によって形成した信@CLEARを
供給する。従ってANDゲート156はメモリ[26に
対する書込イネイブル信号WEを形成する。またAND
ゲート156の出力脩号は形式74 S[L2(シダ
ネティックス社aD)のJKフリップフロップ158に
対するクロンク直外として作用する。このフリップフロ
ップ[58にはメモリ126からMC2出されたデータ
信号DOUT (即ち読出されたバイト指示@号)を直
接供給し、かつインバータ[60(インバータ138と
同一形式)を介して供給する。かくしてオーバーフロー
信号0LBYTを形成することができる。フリップフロ
ップ[58は信号CLEARによってリセットする。書
込イネイブル信号WEは非オーバーフロー状態を示す信
号と共にANDゲー) 162 (ANDゲート[56
と同一形式)に供給する。従ってカウンタ[4I4・に
対する計数信号がインバータ【64(インバータ13B
と同一形式)を介して形成され、従ってオーバーフロー
信号が生じた場合、カウンタ[4141は計数を続行し
なくなるので第4図の構成は第2図とは若干異なる。
レディ信号RDYは次の如く形成される。前述した卯悌
で制御デコーダ(図示せず)によって形成した制御「@
号IN8が入力端子168に到来する。
で制御デコーダ(図示せず)によって形成した制御「@
号IN8が入力端子168に到来する。
この(信号はインバータを介さず直接にかつインバータ
1.681.(インバータ188と同一形式)を介して
JKフリップフロップL7Q(アドバンスト・マイクロ
・デバイス社製形式74 Sの素子の半分)のデータ
入力端子に供給する。このフリップフロップは発振器[
28の出力向号で付勢する。
1.681.(インバータ188と同一形式)を介して
JKフリップフロップL7Q(アドバンスト・マイクロ
・デバイス社製形式74 Sの素子の半分)のデータ
入力端子に供給する。このフリップフロップは発振器[
28の出力向号で付勢する。
フリップフロップ170の出力端子は直接及びANDゲ
ート1.74 (A N Dゲート156と同一形式)
を介してフリップフロップ[76(フリッププロップ1
70と同一形式)の入力端子に結合する。ANDゲート
174には信号DOUTも供給する。フリップフロップ
L 70 + 17 b Ii Q 号0LEARをリ
セット信号として供給され、かつ出力信号をNANDゲ
ー) 172(シダネティックス社製形式N74SLO
,ががるNANDゲートを8WI自む)に供給する。ま
たN A、 N Dゲート[72には閉塞信@LSTB
YTを供給し、このNANDゲート172の出力は号R
DYによりカウンタ[80及び182をも制御する。
ート1.74 (A N Dゲート156と同一形式)
を介してフリップフロップ[76(フリッププロップ1
70と同一形式)の入力端子に結合する。ANDゲート
174には信号DOUTも供給する。フリップフロップ
L 70 + 17 b Ii Q 号0LEARをリ
セット信号として供給され、かつ出力信号をNANDゲ
ー) 172(シダネティックス社製形式N74SLO
,ががるNANDゲートを8WI自む)に供給する。ま
たN A、 N Dゲート[72には閉塞信@LSTB
YTを供給し、このNANDゲート172の出力は号R
DYによりカウンタ[80及び182をも制御する。
第4図に示した構成は、ポインタ・アドレス・ワードも
俗間できるように拡張することができ、2つの拡張構成
が可能である。まず、16ビツト幅を有するデータ通路
を設け、そのうち8ビット、はメモリ126に対するア
ドレスとして使用し、他の8ビツトを、8ビツトワード
を266ワード蓄債できる容量を葡しがっメモリ[26
と共にアドレス指定される他のメモリに対して使用する
。
俗間できるように拡張することができ、2つの拡張構成
が可能である。まず、16ビツト幅を有するデータ通路
を設け、そのうち8ビット、はメモリ126に対するア
ドレスとして使用し、他の8ビツトを、8ビツトワード
を266ワード蓄債できる容量を葡しがっメモリ[26
と共にアドレス指定される他のメモリに対して使用する
。
従ってこの場合総メモリ容量は9ピントワードを256
ワード蓄債できる容量となる。代案として8ビツト幅を
有するデータ通路だけ使用することもできるが、その場
合にはメモリ[26に対するアドレス及びポインタ・ア
ドレス・ワードを時分割多重方式で供給する必要がある
。かがる場合には、時分割多重の状態を示すフリップフ
ロツプと、実際のアドレス又はポインタ・アドレス・ワ
ードを適当なユーザに供給するための両方向マルチプレ
クサ/デマルチプレクサと、ポインタ・アドレス・ワー
ドが到来するまでメモリに対する実際のアドレス・ワー
ドを一時蓄憤するレンスタも必要になる。アドレスの多
重化は普通の4k及び16にダイナミック・ランダムア
クセスメモリから周知である0ホ゛インタ・アドレス・
ワードにより仙の記憶場所例えばセグメント・テーブル
をアドレス指定することができる。付加的な記憶容量は
アドレス以外の情報を蓄偵するのに使用することもでき
る。従って、9ビツト幅を有するメモリを使用すること
により、8ピント・キーに従って16ビツト・データワ
ードを分類することができる。
ワード蓄債できる容量となる。代案として8ビツト幅を
有するデータ通路だけ使用することもできるが、その場
合にはメモリ[26に対するアドレス及びポインタ・ア
ドレス・ワードを時分割多重方式で供給する必要がある
。かがる場合には、時分割多重の状態を示すフリップフ
ロツプと、実際のアドレス又はポインタ・アドレス・ワ
ードを適当なユーザに供給するための両方向マルチプレ
クサ/デマルチプレクサと、ポインタ・アドレス・ワー
ドが到来するまでメモリに対する実際のアドレス・ワー
ドを一時蓄憤するレンスタも必要になる。アドレスの多
重化は普通の4k及び16にダイナミック・ランダムア
クセスメモリから周知である0ホ゛インタ・アドレス・
ワードにより仙の記憶場所例えばセグメント・テーブル
をアドレス指定することができる。付加的な記憶容量は
アドレス以外の情報を蓄偵するのに使用することもでき
る。従って、9ビツト幅を有するメモリを使用すること
により、8ピント・キーに従って16ビツト・データワ
ードを分類することができる。
第5a及び5b図は第4図の一層詳細な回路図を示し、
これによれば最大[611/!Iの同一ワードを受信す
ることができ、かつ充満(filling)の程度の指
示を、関連するメモリアドレスとして更新することがで
きる。第5a図は詳細回路図の第1部分を示す。素子1
42は先に述べたデマルチプレクサのスイッチ手段であ
り、第4図におけると同一状態で制御される。トータル
・カウンタ[4虫のD3出力はこのカウンタに自まれる
第2の4ピントカウンタのクロック入力端子[3玉に供
給する。しかし第【の4ビツトカウンタの計数人力端子
lは、第4図のORゲート[5oと同じ入力信号を供給
されるORアゲ−184(第1図のORゲート【86と
同一形式)に面接接続する。従って、このORゲート1
84はORゲート150自体で構成し、第4図において
このORアゲ−150及びカウンタ[44の間の素子を
省略することができる。ORアゲ−184の出力信号(
WDATA)は書込制御信号としても作用し、第5b図
に示した回路で使用される。第5a図の回路は更に第2
カウンタ186(カウンタ144と同一形式)を備え、
このカウンタ186はカウンタ144の出力における最
上位ビットD7によって制御する。カウンタ[86につ
いては4ビツトだけ使用し、従って分類されたエレメン
トの総数を示す計数値の上位4ビツトがライン【90上
に生ずる。カウンタ144及び186の内容は、所髪に
応じ、時分割多重方式でバス120に供給する。先に述
べた信号LSTBYT並に後述する信号DM及びFUL
Lはライン188に下位4ビツトとして供給する。カウ
ンタ14喀及び186の語数値は並列に消去される。
これによれば最大[611/!Iの同一ワードを受信す
ることができ、かつ充満(filling)の程度の指
示を、関連するメモリアドレスとして更新することがで
きる。第5a図は詳細回路図の第1部分を示す。素子1
42は先に述べたデマルチプレクサのスイッチ手段であ
り、第4図におけると同一状態で制御される。トータル
・カウンタ[4虫のD3出力はこのカウンタに自まれる
第2の4ピントカウンタのクロック入力端子[3玉に供
給する。しかし第【の4ビツトカウンタの計数人力端子
lは、第4図のORゲート[5oと同じ入力信号を供給
されるORアゲ−184(第1図のORゲート【86と
同一形式)に面接接続する。従って、このORゲート1
84はORゲート150自体で構成し、第4図において
このORアゲ−150及びカウンタ[44の間の素子を
省略することができる。ORアゲ−184の出力信号(
WDATA)は書込制御信号としても作用し、第5b図
に示した回路で使用される。第5a図の回路は更に第2
カウンタ186(カウンタ144と同一形式)を備え、
このカウンタ186はカウンタ144の出力における最
上位ビットD7によって制御する。カウンタ[86につ
いては4ビツトだけ使用し、従って分類されたエレメン
トの総数を示す計数値の上位4ビツトがライン【90上
に生ずる。カウンタ144及び186の内容は、所髪に
応じ、時分割多重方式でバス120に供給する。先に述
べた信号LSTBYT並に後述する信号DM及びFUL
Lはライン188に下位4ビツトとして供給する。カウ
ンタ14喀及び186の語数値は並列に消去される。
第5b図は実際のデータ蓄瞳の拡張を示す。このデータ
蓄積はΦビットワードを266ワード蓄悄する容量を有
するメモリ200(メモリ126と間際なモジュールを
4flI!11並列接続)において行う。書込動作に対
しては、まず上述した態様で読出動作が行われるので、
アドレス指定された4ピントがライン202上に炬じ、
これをインクリメンタ/デクリメンタ204に供給し、
この例ではインクリメンタ/デクリメンタは形式SN
74S 159(テキサス・インストゥルメンツ社
W)の4ビツト2進カウンタで構成し、その端子lには
計数方向を制a1する信号工N8 (書込動作に対し1
1読出動作に対し0)を供給し、端子2には発振器は号
を供給し、端子9における信号により計数状態のローデ
ィングを制御し、端子7及び1゜における信号によりイ
ンタリメント又はデクリメントを生せしめる。端子16
には、インバータ206(インバータ138と同一形式
)を介しオーバーフロー信号FULLとして作用しかつ
その後のインクリメントを阻止する出方キャリー信号が
生ずる。
蓄積はΦビットワードを266ワード蓄悄する容量を有
するメモリ200(メモリ126と間際なモジュールを
4flI!11並列接続)において行う。書込動作に対
しては、まず上述した態様で読出動作が行われるので、
アドレス指定された4ピントがライン202上に炬じ、
これをインクリメンタ/デクリメンタ204に供給し、
この例ではインクリメンタ/デクリメンタは形式SN
74S 159(テキサス・インストゥルメンツ社
W)の4ビツト2進カウンタで構成し、その端子lには
計数方向を制a1する信号工N8 (書込動作に対し1
1読出動作に対し0)を供給し、端子2には発振器は号
を供給し、端子9における信号により計数状態のローデ
ィングを制御し、端子7及び1゜における信号によりイ
ンタリメント又はデクリメントを生せしめる。端子16
には、インバータ206(インバータ138と同一形式
)を介しオーバーフロー信号FULLとして作用しかつ
その後のインクリメントを阻止する出方キャリー信号が
生ずる。
更にカウンタ204を次の如く制御する。ANDゲート
20B(ANDゲート 156と1司−)杉式ン、には
信号IN8と、は号WDATA(第5a図の回路から)
を供給する。両方のデータ・フリップフロップ210,
212.(両者によってテキサス・インストウルメンツ
社製形式74 S 74の単一ユニットを構成)が
セットされ、クロック信号によって同期され、ユニン)
214を駆動する。ユニット214は並列入出力を有す
る4ビツト・シフトレジスタである。このシフトレジス
タはプログラム・カウンタとして作動する。ローディン
グに応答して、入力端子4からの低レベル信号だけ蓄債
さ汎てこれが何処にも接続されていない端子15に1G
接現われるようにする。シフトレジスタ2141のシフ
ト制御はインバータ217(インバータL88と同一形
式)により反転された発振器パルスによって行う。JK
入力端子は高レベル信号及び低レベルは号によってそれ
ぞれ付勢する。
20B(ANDゲート 156と1司−)杉式ン、には
信号IN8と、は号WDATA(第5a図の回路から)
を供給する。両方のデータ・フリップフロップ210,
212.(両者によってテキサス・インストウルメンツ
社製形式74 S 74の単一ユニットを構成)が
セットされ、クロック信号によって同期され、ユニン)
214を駆動する。ユニット214は並列入出力を有す
る4ビツト・シフトレジスタである。このシフトレジス
タはプログラム・カウンタとして作動する。ローディン
グに応答して、入力端子4からの低レベル信号だけ蓄債
さ汎てこれが何処にも接続されていない端子15に1G
接現われるようにする。シフトレジスタ2141のシフ
ト制御はインバータ217(インバータL88と同一形
式)により反転された発振器パルスによって行う。JK
入力端子は高レベル信号及び低レベルは号によってそれ
ぞれ付勢する。
従って、シフトレジスタ214の出力端子L 4 。
13.12は順次低レベルになり、カウンタ20虫のロ
ーディング、そのインクリメント/デクリメ′ント及び
変更されたデータのメモリ200への書込を逐次制御す
る。この書込はANDデー) 21B(ANDゲート1
56と同一形式)及び4貼のANDゲート216(AN
Dゲート156と同一形式 であって共通制御される4
個のANDゲート)を介して行われる。これらのAND
ゲートに対するイネイブル信号は信号(3L E A
Rである。
ーディング、そのインクリメント/デクリメ′ント及び
変更されたデータのメモリ200への書込を逐次制御す
る。この書込はANDデー) 21B(ANDゲート1
56と同一形式)及び4貼のANDゲート216(AN
Dゲート156と同一形式 であって共通制御される4
個のANDゲート)を介して行われる。これらのAND
ゲートに対するイネイブル信号は信号(3L E A
Rである。
フリップフロップ2[2はレディ信号(RDY)によっ
てリセットする。従って本例では第4図の素子152,
154,156,1.58,160゜162.164は
除去されている。従って、シフトレジスタ2[4は遅延
素子として作動する。
てリセットする。従って本例では第4図の素子152,
154,156,1.58,160゜162.164は
除去されている。従って、シフトレジスタ2[4は遅延
素子として作動する。
読出動作に際しての大部分の動作は第4図につき説明し
た通りである。メモリ200の出力データはll11(
7)ORゲ−1220,222,224(ORゲート1
86と同一形式)において合成する。読出された下位4
ビツトが値++ Ollを有しない限り、第6a図につ
き前述した信@DM\0が生じる。読出動作に当りこの
信号が&4 ” L ”を有する限り、アドレス指定さ
れた記慟場所はデータワードにつき少なくとも一つの表
示を依然虐んでいる。
た通りである。メモリ200の出力データはll11(
7)ORゲ−1220,222,224(ORゲート1
86と同一形式)において合成する。読出された下位4
ビツトが値++ Ollを有しない限り、第6a図につ
き前述した信@DM\0が生じる。読出動作に当りこの
信号が&4 ” L ”を有する限り、アドレス指定さ
れた記慟場所はデータワードにつき少なくとも一つの表
示を依然虐んでいる。
信号IN8の制御の下に、信号DMは特にインバータ2
28(インバータ138と同一形式)を介してJKフリ
ップフロップ226(JKフリップフロップ170と同
一形式)に蓄積される。他の2つのN用御信号をORア
ゲ−280(ORゲート[86と同一形式)及びインバ
ータ232(インバータ188と同一形式)を介して形
成し、第4図におけるフリップフロップ[70の入力端
子11及び12に供給する(従って、インバータ232
はインバータ16Bと同一である)。従って、メモリ2
()0の各アドレス場所は、アドレス・カウンタ130
が計数を続行する以前に読出されることとなる。
28(インバータ138と同一形式)を介してJKフリ
ップフロップ226(JKフリップフロップ170と同
一形式)に蓄積される。他の2つのN用御信号をORア
ゲ−280(ORゲート[86と同一形式)及びインバ
ータ232(インバータ188と同一形式)を介して形
成し、第4図におけるフリップフロップ[70の入力端
子11及び12に供給する(従って、インバータ232
はインバータ16Bと同一である)。従って、メモリ2
()0の各アドレス場所は、アドレス・カウンタ130
が計数を続行する以前に読出されることとなる。
第6図は分類装置即ち第5a及び5b図について説明し
た拡侵された分類装置を県債回路として実際に構成する
態悌を示す。第6図では種々の集閏回路部分を拡大して
示してあり、第6図より前ノ図ニ示した個別のユニット
はこれらの県債回路部分において種々のゲート等で構成
される。第6図の破線はいわゆるチップの縁部を示す。
た拡侵された分類装置を県債回路として実際に構成する
態悌を示す。第6図では種々の集閏回路部分を拡大して
示してあり、第6図より前ノ図ニ示した個別のユニット
はこれらの県債回路部分において種々のゲート等で構成
される。第6図の破線はいわゆるチップの縁部を示す。
県債回路化のための種々の過程を経た後かかるチップは
、例えば、[00ミクロンの幅を有するスコア・マーク
によって分離する。矢印を付した直線262は600ミ
クロンの距離を示す。ブロック254はtooo平方ミ
クロン従って全表面ffl t mm2の32X82セ
ルを含むメモリを示す。その編成は第6b図につき説明
した通り(256X4)である。このメモリは普通のM
O8技術で構成することができる。カウンタ144,1
86は約100ゲート相当部分を占める(ブロック25
6)。マルチプレクサ142は約24ゲート相当部分を
占める(ブロック25B)。カウンタ20傷及び関連す
るプログラミング回路214は約180ゲート相当部分
を占める(ブロック260)。バッファ[82は約[0
ゲ一ト相当部分を占める(ブロック262)。指令レジ
スタ140は約50ゲート相当部分を占める(ブロック
264)。発振器128は約10ゲート相当部分を占め
る(ブロック266)。関連の図面に示した多数のイン
ノ・−、り、・フリップフロップ及び他のゲートは制御
ユニソ)288 (約45ゲート相当)において合体す
る。従って、それぞれ3000平方ミクロンで約480
ゲートに相当し、L、8fi−の合計表面蹟を占める。
、例えば、[00ミクロンの幅を有するスコア・マーク
によって分離する。矢印を付した直線262は600ミ
クロンの距離を示す。ブロック254はtooo平方ミ
クロン従って全表面ffl t mm2の32X82セ
ルを含むメモリを示す。その編成は第6b図につき説明
した通り(256X4)である。このメモリは普通のM
O8技術で構成することができる。カウンタ144,1
86は約100ゲート相当部分を占める(ブロック25
6)。マルチプレクサ142は約24ゲート相当部分を
占める(ブロック25B)。カウンタ20傷及び関連す
るプログラミング回路214は約180ゲート相当部分
を占める(ブロック260)。バッファ[82は約[0
ゲ一ト相当部分を占める(ブロック262)。指令レジ
スタ140は約50ゲート相当部分を占める(ブロック
264)。発振器128は約10ゲート相当部分を占め
る(ブロック266)。関連の図面に示した多数のイン
ノ・−、り、・フリップフロップ及び他のゲートは制御
ユニソ)288 (約45ゲート相当)において合体す
る。従って、それぞれ3000平方ミクロンで約480
ゲートに相当し、L、8fi−の合計表面蹟を占める。
またチップは外部導体を加熱接続するためt o o
x 1. o oミクロンの16個のボンド−パッド(
小さい方形で示す)を備えている。これら16個のボン
ド・パッドは 一8ビット・データバス −制御1 [言 @ R/覆J 、 D/ τ3
、Q−百−レディ信@RDY −オーバーフロー信号F’lU・LL −リ セ ッ ト [言ICLEAR −2電源電圧 のために確保されている。
x 1. o oミクロンの16個のボンド−パッド(
小さい方形で示す)を備えている。これら16個のボン
ド・パッドは 一8ビット・データバス −制御1 [言 @ R/覆J 、 D/ τ3
、Q−百−レディ信@RDY −オーバーフロー信号F’lU・LL −リ セ ッ ト [言ICLEAR −2電源電圧 のために確保されている。
第6図において各ブロックの間の隙間は接続ライン用に
使用できる。線幅は5ミクロン程度であり、ボンド・バ
ンド、書込及び不使用縁部区域の集合体に対しては約り
、7m−の表面債で充分である。図示の例では全表面倒
は2.05 X 2゜24=4.6湘2になる。これは
普通のプラスチック又はセラミック容器に適合している
。単−集頃回路として構成するため分類装置と他のデー
タ処坤装置例えばプロセッサを絹合せる場合、ある部品
を省略することができる。データ・アドレス及び朋]御
他号がこのプロセッサと交換されるから、特に、ボンド
・パッドは直接必要ではなくなる。集+yt回路のボン
ド・パッドの数は通常は一層多い(例えば8ビツトデー
タ、16ビツトアドレス、’K dGj L Mライン
、制御ライン、従って40個スミ」それ以上のボンド・
パッドを設ける)。プロセッサの中央発振器を分類装置
に対して使用することができる。
使用できる。線幅は5ミクロン程度であり、ボンド・バ
ンド、書込及び不使用縁部区域の集合体に対しては約り
、7m−の表面債で充分である。図示の例では全表面倒
は2.05 X 2゜24=4.6湘2になる。これは
普通のプラスチック又はセラミック容器に適合している
。単−集頃回路として構成するため分類装置と他のデー
タ処坤装置例えばプロセッサを絹合せる場合、ある部品
を省略することができる。データ・アドレス及び朋]御
他号がこのプロセッサと交換されるから、特に、ボンド
・パッドは直接必要ではなくなる。集+yt回路のボン
ド・パッドの数は通常は一層多い(例えば8ビツトデー
タ、16ビツトアドレス、’K dGj L Mライン
、制御ライン、従って40個スミ」それ以上のボンド・
パッドを設ける)。プロセッサの中央発振器を分類装置
に対して使用することができる。
第1図は本発明の分類装置を合体したフンピユータシス
テムを示すブロック図、 第2図は本発明の分類装置の一例を示すブロック図、 第3図は本発明の分類装置を膜数貼設けた複合分類装置
を示すブロック図、 第4図は本発明分類装置の一例を一1e7 Bi’細に
示−・・ずブロック図、 第5図は第4図の分類装置において、互に同じであるデ
ータワードを処理できるようにするための変形例の要部
を示す第4図と同様のブロック図第6図は本発明の分類
装置を実際に単−集債回路として構成する態際を示す図
である。 20・・・プロセッサ 22・・・主メモリ24
・・・入出力サブシステム 26・・・分類装置28・・、データバッファ30・・
・アドレス・デコーダ 32、・・データバス 84・・・アドレスバス
86・・・制ml ハス40・・・バス50・・・集喰
回路容器 52・・・蓄喰装置54I・・・双方向
内部バス 56 、58 、60・・・制御ライン62・・・1l
ilJ 御デコーダ 64・・・アドレスカウンタ
66−’i’ti 令レジスタ 7Φ、・、マルチ
プレクサ80・・・遅延紫子 82.・、フリ
ップフロップ86・・・カウンタ 8B・・・
発振器94、−、セット/リセット・フリップフロップ
too 、 102 、1041・・・分類装置toa
・・・データライン tts、 tto 、 112・・・制御ライン114
・・・通報ライン 120・・・双方向バス122
・・・バッファ回路 124・・・第2バス126、
・、メモリ 128・・・発振器13”’+
5’ 、 182 、、、4ピントカウンタ140・・
・指令レジスタ 142・・・デマルチブレ144・
・・カウンタ 158・、JKフリップフロップ 170・・・JKフリップフロップ 176・・フリップフロップ 200・・、メモリ 201・・・インクリメンタ/デクリメンタ2LO,2
L2・・・データフリップフロップ2[Φ・・・シフト
レンスタ 226・・・JKフリンプフロップ。
テムを示すブロック図、 第2図は本発明の分類装置の一例を示すブロック図、 第3図は本発明の分類装置を膜数貼設けた複合分類装置
を示すブロック図、 第4図は本発明分類装置の一例を一1e7 Bi’細に
示−・・ずブロック図、 第5図は第4図の分類装置において、互に同じであるデ
ータワードを処理できるようにするための変形例の要部
を示す第4図と同様のブロック図第6図は本発明の分類
装置を実際に単−集債回路として構成する態際を示す図
である。 20・・・プロセッサ 22・・・主メモリ24
・・・入出力サブシステム 26・・・分類装置28・・、データバッファ30・・
・アドレス・デコーダ 32、・・データバス 84・・・アドレスバス
86・・・制ml ハス40・・・バス50・・・集喰
回路容器 52・・・蓄喰装置54I・・・双方向
内部バス 56 、58 、60・・・制御ライン62・・・1l
ilJ 御デコーダ 64・・・アドレスカウンタ
66−’i’ti 令レジスタ 7Φ、・、マルチ
プレクサ80・・・遅延紫子 82.・、フリ
ップフロップ86・・・カウンタ 8B・・・
発振器94、−、セット/リセット・フリップフロップ
too 、 102 、1041・・・分類装置toa
・・・データライン tts、 tto 、 112・・・制御ライン114
・・・通報ライン 120・・・双方向バス122
・・・バッファ回路 124・・・第2バス126、
・、メモリ 128・・・発振器13”’+
5’ 、 182 、、、4ピントカウンタ140・・
・指令レジスタ 142・・・デマルチブレ144・
・・カウンタ 158・、JKフリップフロップ 170・・・JKフリップフロップ 176・・フリップフロップ 200・・、メモリ 201・・・インクリメンタ/デクリメンタ2LO,2
L2・・・データフリップフロップ2[Φ・・・シフト
レンスタ 226・・・JKフリンプフロップ。
Claims (1)
- 【特許請求の範囲】 1 データワードを供給されるデータ入力端子と:メモ
リとを備え、メモリがデータ入力端子ニ結合されるアド
レス入力端子と、書込動作モードにおいて、供給されか
データワードの表示をメモリに蓄潰せしめるよう付勢さ
れるデータ入力端子とを有し1更に、メモリに1・)お
けるアドレスの順序で蓄憤した前記表示を読、出して各
表示と関連するメモリアドレスをデータ出力端子に生ぜ
しめる続出制御手段を備えるデータワード用分類装置に
おいて、該分類装置を1貼の集積回路として構成し、該
1゛分類装置がそのデータ入力端及びデータ出力端を構
成する双方向バスと;双方向バスに結合され双方向バス
からメモリ・クリア、分類基準及びポインタ・リセット
信号を供給される指令レジスタと蓄双方向バスに結合し
た計”数出力端を有するカウンタとを備え、カラン1り
は、読出動作モードにおいて、発振器からのパルスを語
数してその計数出力端に一連のメモリアドレスを順次発
生し、カウンタは指令レジスタに結合され指令レジスタ
から分類・。 基準及びポインタ・リセット信号を計数値決定及び計数
値設定信号としてそれぞれ供給される入力端と、終了@
外用の他の串力端とを有し、カウンタには、正当な表示
を色むメモリの記憶場所に対応するアドレスが計数出力
1・・端に生じた場合、前記表示の制御の下に発振器パ
ルスの計数を阻止し、この状態になった場合ユーザ装置
に対する続出準備完了直外を発生する閉塞手段を設は答
メモリ続出信号の制御の下に閉塞手段をリセットしてカ
ウンタhの計数出力端に現在存在するアドレスに対応す
るメモリの記憶場所の全内容を読出した後に前記発振器
パルスの計数阻止を終了させるリセット手段とI書込動
作モードにおいて、供給された書込指令に応答して書込
及び付勢□・・信号をメモリに供給して各書込店外を対
応する付勢信号に対し遅延させるようにして中間読出動
作を同一アドレスにおいて生ぜしめる書込指令供給手段
と;中間読出動作において先に幕間した表示又は所宙数
の先に蓄撞した表示の続出に応答してオーバーフロー信
号を発生するオーバーフロー検出回路と;終了信号及、
びオーバーフロー信号を状態信号として双方向バスに供
給するスイッチ手段とを備えたことを特徴とするデータ
ワード用分類装置62 表示カウンタと;関連する書込
動作につき少なくともオーバーフロー信号が生じない場
合書込信号が生ずる毎に表示カウンタにおける計数値を
インクリメントするインクリメント手段と;表示カウン
タにおける計数値を双方向に供給するスイッチ手段を備
える特許請求の範囲第り項記載のデータワード用分類装
置。 &11J記メモリの他の膜数ビット・データ入出力端に
結合され、前記表示の蓄積及び検索と共に、他のメモリ
に対1−るアドレス・ポインタ・ワードを前記メモリと
交換するための第2の双方向バスを備える特許請求の範
囲第[又は2項記載のデータワード用分類装置。 瓜 前記メモリが各アドレスに膜数の前記表示を蓄積す
ることができ;種々のアドレスにおける順次の書込動作
に当り種々のアドレスにおける蓄畑容量を逐次溝たし、
かつ種々のアドレスにおける順次の読出動作に当り種々
のアドレスにおける蓄積容量を逐次空き状態ならしめる
手段を備える特許請求の範囲第り又は2項記載のデータ
ワード用分類装置M05 完全に単−集積回路に合体さ
れる特許請求の範囲第り、2.8又は4項記載のデータ
ワード用分類装置。 &集積回路化データプロセッサであって、データワード
を迅速に分類する分類装置をも集積回路に合体し1 データワード用の第1データ入力端と、第1データ入力
端から信号を供給されるアドレス入力端を含むメモリ(
254)とを(iIi11λ、前記メモリの第2データ
入力端を付勢してデータワードの表示を蓄積し「 前記分類装置が 順次のアドレスに蓄積した表示を読出して各表示に関連
するメモリアドレスを再びデータ出力端に生せしめるた
めの続出手段(260)と、 該県債回路化データプロセッサの内部パスライン中の一
つの内部パスラインに接続する第1データ入出力端とし
ての双方向バスと、消去制御、アドレス順序方向及びア
ドレス・リセット信号を供給される制御入力端と、終了
直外及びオーバーフロー信号を状態信号として双方向バ
スに供給する制御出力端とを備え、双方向バスに接続し
たカウンタ(260)により発振器からのパルスを計数
してメモリのアドレスをカウンタの出力端に順次発生し
; 前記カウンタが アドレス順序方向及びアドレス・リセット信号を供給さ
れる入力端と、 終了信号のための付加的出力端と、 メモリにおける正当な表示を示すメモリアドレスが送出
された場合発振Hパルスの計数を関連する表示の制御の
下に阻止する阻止動作を行って読出準備完了信号を供給
する閉塞手段とを備え; 閉塞手段が、メモリアドレスの完全な内容を読出した後
続出信号の制御の下に前記[対土動作を終了させるため
のりセント入力端を備え、 メモリが供給された書込指令を遅延して付勢信号の制御
の下に中間読出動作を行わせるための遅延素子を備え、 読出指令、先に蓄積した表示及び最後に供給された書込
指令の制御の下に2−バーフロー信号を選択的に形成す
る検出回路 を備えたことを特徴とする集積回路化データプロセッサ
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8203844 | 1982-10-04 | ||
NL8203844A NL8203844A (nl) | 1982-10-04 | 1982-10-04 | Geintegreerde, als bouwsteen uitgevoerde sorteerinrichting voor datawoorden en geintegreerde, dataverwerkende, processor voorzien van zo een meegeintegreerde sorteerinrichting. |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS5985537A true JPS5985537A (ja) | 1984-05-17 |
Family
ID=19840371
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP58184574A Pending JPS5985537A (ja) | 1982-10-04 | 1983-10-04 | デ−タワ−ド用分類装置及び集積回路化デ−タプロセツサ |
Country Status (6)
Country | Link |
---|---|
US (1) | US4559612A (ja) |
JP (1) | JPS5985537A (ja) |
DE (1) | DE3334604A1 (ja) |
FR (1) | FR2534044B1 (ja) |
GB (1) | GB2130407B (ja) |
NL (1) | NL8203844A (ja) |
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US4679139A (en) * | 1984-05-01 | 1987-07-07 | Canevari Timber Co., Inc. | Method and system for determination of data record order based on keyfield values |
US4991134A (en) * | 1988-03-30 | 1991-02-05 | International Business Machines Corporation | Concurrent sorting apparatus and method using FIFO stacks |
US5179717A (en) * | 1988-11-16 | 1993-01-12 | Manco, Ltd. | Sorting circuit using first and last buffer memories addressed by reference axis data and chain buffer memory addressed by datum number of the first and last buffer memories |
US5214584A (en) * | 1989-12-26 | 1993-05-25 | Hughes Aircraft Company | Bidirectional data interface for a processor embedded in a self-propelled vehicle |
US5274805A (en) * | 1990-01-19 | 1993-12-28 | Amalgamated Software Of North America, Inc. | Method of sorting and compressing data |
US5121493A (en) * | 1990-01-19 | 1992-06-09 | Amalgamated Software Of North America, Inc. | Data sorting method |
US5222243A (en) * | 1990-02-09 | 1993-06-22 | Hewlett-Packard Company | Sorting apparatus having plurality of registers with associated multiplexers and comparators for concurrently sorting and storing incoming data according to magnitude |
US5278987A (en) * | 1991-03-05 | 1994-01-11 | Franklin Chiang | Virtual pocket sorting |
US5845113A (en) * | 1992-10-27 | 1998-12-01 | International Business Machines Corporation | Method for external sorting in shared-nothing parallel architectures |
GB2424722A (en) * | 2005-03-21 | 2006-10-04 | Think Software Pty Ltd | Method and apparatus for generating relevance sensitive collation keys |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3587057A (en) * | 1969-06-04 | 1971-06-22 | Philip N Armstrong | Data sorting system |
US3713107A (en) * | 1972-04-03 | 1973-01-23 | Ncr | Firmware sort processor system |
US4031520A (en) * | 1975-12-22 | 1977-06-21 | The Singer Company | Multistage sorter having pushdown stacks with concurrent access to interstage buffer memories for arranging an input list into numerical order |
GB2018477B (en) * | 1978-04-07 | 1982-10-13 | Secr Defence | Memory protection |
GB2030739B (en) * | 1978-09-29 | 1982-06-30 | Nat Res Dev | Computer store arrangements |
FR2453468A1 (fr) * | 1979-04-06 | 1980-10-31 | Cii Honeywell Bull | Procede et systeme d'exploitation d'une memoire adressable permettant d'associer a volonte des qualificatifs aux donnees contenues dans la memoire |
NL8006163A (nl) * | 1980-11-12 | 1982-06-01 | Philips Nv | Inrichting voor het sorteren van datawoorden volgens de waarden van telkens daarbij behorende attribuutgetallen. |
-
1982
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-
1983
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- 1983-09-24 DE DE19833334604 patent/DE3334604A1/de not_active Withdrawn
- 1983-09-30 FR FR8315612A patent/FR2534044B1/fr not_active Expired
- 1983-09-30 GB GB08326225A patent/GB2130407B/en not_active Expired
- 1983-10-04 JP JP58184574A patent/JPS5985537A/ja active Pending
Also Published As
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DE3334604A1 (de) | 1984-04-05 |
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GB8326225D0 (en) | 1983-11-02 |
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GB2130407A (en) | 1984-05-31 |
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