JPS5985537A - デ−タワ−ド用分類装置及び集積回路化デ−タプロセツサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、データワードを供給されるデータ入力端子と
；メモリとを備え、メモリがデータ入力端子に結合され
るアドレス入力端子と、書込動作５モードにおいて、供
給されたデータワードの表示（ｒｅｐｒｅｓｅｎｔａｔ
ｉｏｎ）をメモリに蓄積せしめるよう付勢されるデータ
入力端子とを有し募更に、メモリにおけるアドレスの順
序で蓄積した前記表示を読出して各表示と関連するメモ
リアドレスをデータ出力端子に生せしめる読出制御手段
を備えるデータワード用分類装置に関する。また本発明
はかかる分類装置をも合体した実情回路化データブロセ
ッザに閃する。この種の分類装置は本件出頭大の公告さ
れたオランダ国特許出頼第８Ｍ１３７１１号から既知で
ある。しかしこの既知の分類装置は大きなシステム例え
ば汎用フンピユータシステム又は単−実情回路として構
成するデータプロセッサにおけるモジュールとして使用
するには極めて不適である。本発明の目的は簡単な態（
支）でメモリ・システムにｎ３することができる分類装
置を提供するにあり、この分類装置はかかるメモリ・シ
ステムの単一アドレスにマツピングすることができる。

この目的のため本発明は、データワードを供給されるデ
ータ入力端子と；メモリとを備え、メモリがデータ入力
端子に結合されるアドレス入力端子と、書込動作モード
において、供給されたデータワードの表示をメモリに蓄
積せしめるよう付勢されるデータ入力端子とを有し「更
に、メモリにおけるアドレスの順序で蓄積した前記表示
を読出して各表示と関連するメモリアドレスをデータ出
力端子に生せしめる読出制御手段を備えるデータワード
用分類装置において、該分類装置を１個の実情回路とし
て構成し、該分類装置がそのデータ入力端及びデータ出
力端を構成する双方向バスと；双方向バスに結合され双
方向バスからメモリ・クリア、分類基準及びポインタ・
リセッｌ信号を供給される指令レジスタと１双方向バス
に結合した計数出力端を有するカウンタとを備え、カウ
ンタは読出動作モードにおいて、発振器からのパルスを
計数してその甜数出力端に一連のメモリアドレスを順次
発生し、カウンタは指令レジスタに結合され指令レジス
タから分類基準及びポインタ・υセット信号を計数値決
定及び計数値設定信号としてそれぞれ供給される入力端
と、終了信号用の他の出力端とを有し、カウンタには、
正当な表示を包むメモリの記憶場所に対応するアドレス
が計数出力端に生じた場合、前記表示の制御の下に発振
器パルスの計数を阻止し、この状態になった場合ユーザ
装置に対する読、出準備完了信号を発生する閉塞手段を
設は番メモリ読出信号の制御の下に閉塞手段をリセット
してカウンタの計数出力端に現在存在するアドレスに対
応するメモリの記憶場所の全内容を読出した後に前記発
振器パルスの計数阻止を終了させるリセット手段と；書
込動作モードにおいて供給された書込指令に応答して書
込及び付勢信号をメモリに供給して各書込信号を対応す
る付勢信号に対し遅延させるようにして中間読出動作を
同一アドレスにおいて生せしめる書込指令供給手段と；
中間読出動作において先に蓄積した表示又は所定数の先
に蓄積した表示の読出に応答してオーバーフロー信号を
発生するオーバーフロー検出回路と１終了信号及びオー
バーフロー信号を状態信号として双方向バスに供給する
スイッチ手段とを備えたことを特徴とする。多数の指令
信号及び状態信号の転送にも使用する双方向バスノ採用
ハ、分類装置をコンピュータ・システムに合体する必要
がある場合に特に効果的である。更に、中間読出動作の
ため、オーバーフロー状態ヲ容易に検出することができ
る。

また本発明の分類装置は、表示カウンタと１関連する書
込動作につき少なくともオーバーフロー舘岩が生じない
場合書込は号が生ずる毎に表示カウンタにおける計数値
をインクリメントするインクリメント手段と１表示カウ
ンタにおける計数値を双方向バスに供給するスイッチ手
段とを備え名ことができる。かかる表示カウンタは蓄積
した表示の総数を計数することができ、これは、例えば
、分類動作の後に分類されたデータを蓄積するのに必要
な蓄積スペースを決定するため、ユーザ装置にとって有
用な情報となる。従来は分類装置の蓄積容量は殆んど最
適使用されず、更に、例えば、”°７慶外の最大値を求
める”動作を実現するのは極めて難かしかったが、これ
を行うのに本発明の直接アドレス指定可能メモリにおけ
る後からの苗種は遥に効果的である。

また本発明の分類装置は、前記メモリの他の膜数ビット
・データ人出方端に結合され、前記表示の蓄積及び検索
と共に、他のメモリに対するアドレス・ポインタ・ワー
ドを前記メモリと交換するための第２の双方向バスを備
えることができる。かがるポインタ・ワードにより、例
えば、比較的多量の情報を蓄積するアドレスを指示する
ことができる。

従って、長いデータワード（例えば４バイト長の）又は
情報ブロックでもそれぞれのアーギュメントに応じて蓄
積することができる。ポ”インク・アドレスについては
既知のアドレス指定方式、間接その他の゛アドレス指定
方式の一つを使用することができる０ 前記メモリは、各アドレスに腹数の前記表示を次の書込
動作に当り種々のアドレスにおける蓄積容量を逐次満た
し、かつ種々のアドレスにおける順次の読出動作に当り
種々のアドレスにおける蓄倒容凧を逐次空き状態ならし
める手段を備えることができる。このようにした場合、
ある程度相互に同一のデータワードを含むメモリファイ
ルを蓄積することができる。

本発明の分類装置は一つのユニットとして単−集檀回路
に合体すると好適である。このようにすることにより、
特にいわゆる単一カード・マイクロフンピユータ用とし
て魅力的な素子が碍られる。

また本発明は、集閾回路化データブロセンザであって、
データワードを迅速に分類する分類装置をも県債回路に
合体し；データワード用の第１データ入力端と、第１デ
ータ入方端がら「ゴ号を供給されるアドレス入力端を虐
むメモリとを備え、前記メモリの第２データ人カｆＭを
付勢してデータワードの表示を蓄仙し；前記分類装置が
、順次のアドレスに蓄積した表示を読出して各表示に関
連するメモリアドレスを再びデータ出力端に生せしめる
ための読出手段と、該集積回路化データプロセッサの内
部パスライン中の一つの内部パスラインに接続する第１
データ入出力としての双方向バスと、消去制御、アドレ
ス順序方向及びアドレス・リセット信号を供給される制
御入力端と、終了信号及びオーバーフロー信号を状態信
号として双方向バスに供給する制御出力端とを備え、双
方向バスに接続したカウンタにより発振器からのパルス
を計数してメモリのアドレスをカウンタの出力端に順次
発生し；前記カウンタが、アドレス順序方向及びアドレ
ス・リセット信号を供給される入力端と、終了［信号の
ための付加的出力端と、メモリにおける正当な表示を示
すメモリアドレスが送出された場合発振器パルスの計数
を関連する表示のｆｌｒ制御の下に阻止する阻止動作を
行って続出準備完了信号を供給する閉塞手段とｆｒ：備
え番閉塞手段が、メモリアドレスの完全な内容を読出し
た後続出信号の制御の下に前記阻止動作を終了させるた
めのリセット入力端を備え、メモリが供給された書込指
令を遅延して付勢信号の制御の下に中間読出動作を行わ
せるための遅延素子をＣ１１ｉｌλ、読出指令、先に蓄
積した表示及び最後に供給された書込指令の制御の下に
オーバーフロー信号を選択的に形成する検出回路を備え
たことを特徴とする。このデータプロセッサはいわゆる
汎用マイクロプロセッサとして使用することができるが
、専用のデータプロセッサとして使用することもでき、
例えばデータ・ベース・プロセッサ、信号プロセンサ及
び人出カプロセッサとして使用できる。かかる用途に対
するかかる専用プロセッサの機能はそれ自体は特殊なも
のではないが、通常はコスト及びパーフォーマンスの間
の適当な妥協を図るための機能最適化が行われる。本発
明のデータプロセッサの分類機能によればパーフォーマ
ンスの効果的な改良又は拡張が得られる。

次に図面につき本発明を説明する。

第１図は本発明の高速分類装置を合体したコンピュータ
システムを示す。このフンピユータシステムは普通のマ
イクロコンピュータの如きプロセツサ２０を備えている
。コンピュータシステムにおける内部通はけ例えば８ビ
ット幅を有するデータバス８２と、例えば１６ビツト幅
を有するアドレスバス３４と、制御信号を転送する制御
バス８６とを介して行われる。説明を簡明にするため、
以下の説明では制御信号は高速分類装置の制御に関連す
るものであること以上の説明は省略する。またコンピュ
ータシステムは例えば６４にバイトの容量を有する主メ
モリ２２を備λている。後述するように、メモリ２２の
一つの記憶場所は高速分類装置によってマツピングされ
、従ってこの記憶場所はメモリ２２では使用されない。

またコンピュータシステムは外部との交信又は第２メモ
リとの交信のための入出力サブシステムを（ｒＮえてい
る。

この入出力サブシステムにはｍ％ディスクメモリ、キー
ボード装置、データ通信装置及びビデオ表示装置を設け
ることができ、更にコンピュータシステムは実部回路と
して構成した高速分類装置２６をｆｌｔＵλている。高
速分類装置２６は関連する）（スラインに接続する。こ
の目的のため、アドレスバス３４に接続したアドレスデ
コーダ８０を設け、このアドレスデコーダによりアドレ
スバス８４における所定のアドレスを検出するようにす
る。またアドレスデコーダ３０に対しては制御バス３６
からライン４２を介して付勢信号を供給する。従って高
速分類装置２６は前記所定のアドレスにマツピングされ
る。上記付勢信号は、メモリに対するアクセスが行われ
るときに形成される。所定のアドレスがアドレスバス３
４に存在している場合、デコーダ３０はライン８８を介
して２次付勢信号を高速分類装置２６に供給するので、
高速分類装置２６において読出又は書込動作音行うこと
ができる。またデータバス３２にはデータバッファ２８
を接続して、データワードにつきいずれかの方向におけ
る緩衝動作を行わぜる゛ようにする。このデータバッフ
ァ２８はいわゆる３状態バツフアとして構成することが
でき、その８状態とは低レベル状態、高レベル状態、及
び高インピーダンスにより終端された状態である。デー
タバッファ２Ｂはバス４０を介して高速分類装置２６に
接続する。

実際上、データバッファ２８は高速分類装置２６の一部
を構成し、従って所要に応じ高速分類装置２６、データ
バッファ２８及びバス４０を単−実情回路として構成す
ることができる。ライン４４上の信号はデータバッファ
２８に対する制御信号例λば読出／書込制御信号として
作用する。図示の実施例は単一のプロセッサ２０を備え
ている。

コンピュータシステムには高速順次（多重処理）方式で
数時のタスクを行わせることができ、更にコンピュータ
システムは分散プロセッサを備えることができるが、こ
れらの点は高速分類装置に直接彰響を及ぼすものではな
いので、詳細な説明は省略する。フンピユータシステム
は、その構成要素２０．２２．２由、２６．８０をそれ
ぞれ実情回路でｆｌＩ成することができる。代案として
構成要素２０，２４，２６．２８．８０を１個の集債回
路としてＨ４成するか、又は第１図に示したコンピュー
タシステム全体を１個の実情回路として構成することも
できる。サブシステムである構成要素２６（２Ｂ）と一
体に県債回路化されたか又はされないプロセッサ２０は
米国シグネテイツクス社製”２６５０”マイクロプロセ
ッサの如き汎用マイクロプロセッサとして構成すること
ができる。またプロセッサ２０は同じくシダネテイツク
ス社製タイプ８８００の信号プロセッサとして構成する
こともできる。またプロセッサ２（）はデータファイル
の分類、選択、合成、及び探索を主機能とするデータフ
ァイル・プロセッサとすることもでき、かかる機能自体
は既知である。

、次に高速分類装置２６を幾つかの特定構成段階におけ
るものにつき詳細に説明することとし、まスフロック図
で示されるシステムレベルにおいて説明し、次いでいわ
ゆるブレッドボード形式で組合わされる多数の論理回路
から構成するものを説明し、最後に、単−実情回路とし
ソ構成するものを説明する。

第２図は本発明による高速分類装置の一例のブロック図
である。普通の実情回路容器５０内に俗情装置５２を収
納し、この苗種装置は［ビットワード２５６個分の容置
を有するランダムアクセス続出／書込メモリとする。そ
のアドレス入力端ＡＤは８ビツト幅を有する双方向内部
バス５４に接続し、このバス５４は第［図に示した２次
バス２４０に接続する。図示の８本の入力制御ライン５
６．５８．６０のうち制御ライン５６は制御バス３６か
らの読出／書込制御信号を供給し１制御ライン５８は内
部バス５壺に生ずるワードが°′データワードであるか
又は１制御ワード″であるかを示す２値信号Ｄ／７５を
供給し、これは両方向において供給することができ；制
御ライン６ｏは高速分類装置が選択されたか否かを示す
２値は告発　（チップ選択）を供給し、この信号は、例
えば第１図のライン３８に現われる信号とする。制御デ
コーダ６２は制御ライン５８．５８及び６０上の信号を
供給され、高速分類装置の他の９素に対する制往１信号
を送出する。図面及び説明全簡単にスルため同期クロッ
ク信号に対する通路、高速分力′シ装置ａを作動可能状
態ならしめるチップイネイブル信号に対する通路、及び
制御デコーダ６２の他の出力結線は図示してない。高速
分類装置はデータワードにつき次の如く作動し、即ち書
込動作に際しては当該データによってアドレス指定され
たメモリ５ｚの記憶場所に１ビツトを蓄倒し、 読、出動外に際しては、アドレスカウンタ６４における
計数値が占有された記憶場所に対応している場合、この
計数値をデータとしてユーザ装置へ供給するため内部バ
ス５４上に送出し、上記記憶場所はクリアすることがで
きるが、本例ではこのための装置は設けない。

上述した動作は次のようにして実現する。まずバス５４
に接続した指令レジスタ６６に指令ワードを苗種する。

これはライン６８上のロード制御信号を介して行われ、
このロード制御信号は制御デコーダ６２によって発生す
る。指令レジスタ６６は、恐らくは指令デコーダ（図示
せず）全弁して膜数導体（マルチプル）ライン７０上に
下記の制御信号つまり、 “１メモリ・クリア″′ “１ポインタ・リセット″（即ちアドレスカウンタ６４
企特定計数値に設定） パ分類基準′″（即ち大きさの増大又は減少に応じて） を出力する。また指令レジスタ６６はマルチプレクサ７
４の形態のスイッチ装置に対する選択信号をライン７２
上に出力する。この選択信号は少なくとも８つの値を有
しており、膜数導体ライン７６上の信号をバス５４へ転
送するか、複数導体ライン７８上の信号をバス５４へ転
送するか、又はこれらの＠号をバス５４へ転送しないと
いう８つの作用を行う。上述したポインタ・リセット及
び分類基準に関連する制御信号は、読出動作が開始され
た場合だけ作用させるようにする必要がある。

メモリ５２はバス５４上の信号によってアドレス指定さ
れる。メモリ６２のデータ入力端子ＤＩＮにはまず指令
レジスタ６６から（反転された）°“・クリア″信号を
供給し、この信号は一般的なリセット動作を制御する。

次いで書込動作を開始することができる。書込イネイブ
ル信号はデコーダ６２に供給された書込信号Ｒ（″デー
タ″信号り及び選択信号面と共に）から導出し、メモリ
昭の入力端子ＷＥＮに供給する。この入力端子ＷＥＮの
直前に設ける遅延素子８０について【ま後で説明する。

書込動作に当り°′クリア″信号は°゛０″に等しく、
従って毎回″１′″が蓄情される。従って混乱を生ずる
ことなく２５６ワード（バイト）を蓄積することができ
る。しかし、２つの同一バイトが連続して供給された場
合には、次の動作が行われる。第２番目の同一バイトが
到達した場合には第１番目の同一バイトに対するのと同
じメモリ６２の記憶場所が再びアドレス指定される。し
かじ書込制御信号ＷＥＮをメモリサイクルの持続時間に
比べ小さい期間（こわたり遅延素子８０によって遅延す
るので、常に、まず読出動作が行われる。

所定のバイトが到達するとこれを第２回目に所定記憶場
所に格納するようにする必要がある場合には、まず１１
）”（出力端子ＤＯＵＴに生ずる）を読出し、これをラ
イン８４１上の遅延されない同期信号との協同作用によ
りフリップフロップ（Ｄフリップフロップ）８２に蓄１
ａする。ライン８７上に生じた゛［″は重膜状態が起っ
たことを示し、従ってオーバーフロー＠＠　（ＯＬＢＹ
Ｔ）として作用する。このオーバーフロー信号は状態ビ
ットとして複数導体ライン７６を介してマルチプレクサ
に供給する（しかじ書込動作に際しては連続的に阻止さ
れる）。：４′だライン８由上の＠号はカウンタ８６の
クロンク入力端子にも供給して、その計数値な、ＩＪｔ
　ｎぜずに供給された場合にメモリ５２に実際に苗種さ
れる＄１１１１ピントの数に対応する値に更新する。こ
の゛１１″ビットの数は、例えば第１図のプロセッサ２
０に供給するためマルチプレクサ７４及びバス５山を介
して読出すことができる。

読出動作に当り゛クリア″′信号は再び０″となる。そ
の場合アドレス指定はアドレスカウンタ６４を介して行
われる一方、メモリ５２に対する書込制御信＠ＷＥＮは
存在しないからメモリ５２のアドレスの内容が非破壊方
式で順次読出される。

アドレスカウンタ６４はメモリ・アクセス・サイクルの
長さに対応する値（第り図のメモリ２２によって決まる
）より高い周波数例えば［０倍の周ｍｌを有する発振器
８８からのパルスによっテ増大又は減少させる。アドレ
スカウンタ６４の入力端子９０に６ポインタ・リセント
″信号が供給され、かつ入力端子９２に分類基準信号が
供給されると読出サイクルが開始される。分類基準信号
が増大する場合にはアドレスカウンタ６蛋は零に設定さ
れる。分類基準信号が減少する場合アドレスカウンタ６
鳴は２５５に設定される。従って発振器８８からのパル
スはカウントアツプ・パルス及びカウントダウン・パル
スとして作用する。空き状態の記憶場所の続出が行われ
ている限り何等の変化も起らない。しがし、“１″を力
む記憶場所が読出されると直ちにセット／リセット・フ
リップフロップ９４がセットされる。このフリップフロ
ップ９４の出力は号可はまずカウンタ６４１に対する閉
塞信号として作用してこのカウンタを停止させる。同時
にこの出力信号は出力端子９６にも供給し、アドレスカ
ウンタ６４のｉｌ数値が読出に使用できるレディ（ＲＤ
Ｙ　）状態にあることを指示させる。次いで続出制御信
号（ＲＤ）が供給された場合フリップフロップ９由はリ
セットされ、カウンタ６４は他の使用中記憶場所がアド
レス指定されるまで語数を行う。アドレスカウンタ６４
がその最大又は最小計数値に到達すると、出力端子９８
に出力キャリー信号が発生し、この出力キャリー信号は
フリップフロップ８２の出力端子８７における出力信号
と共に状態信号として作用する。これらの状態信号は、
カウンタ８６の計数値と同様に、マルチプレクサ７４を
介して読出すことができる。

第３図はメモリ・アドレス当り数ビットを苗種できる＠
数（マルチプル）分類装置の一例を示す。

本例を構成する個々の分類装置は大体並列接続され、従
ってデータライン１０６（５４）と、制御ライン１０Ｂ
（５６）、ＬＩＯ（５Ｂ）及び［［２（６０）と、通報
ライン１１４１（９１３）に接続する。内部における直
外作用は第２図につき説明した如くであり、以下の説明
では、第２図における参照記号に対応する参照記号を適
宜使用する。ライン１１虫は、電源正端子に接続した抵
抗１１６を設けたため、ワイアードＯＲ回路を構成する
ので、並列接続したいずれかの分類装置において準備完
了状態が生ずるとライン１１４にはレディ信号が生ずる
。

重膜アドレス指定が生じた場合におけるメモリの記憶場
所への順次の格納（まず第１分類装置１００、次いて分
類装置ＥＯ２、次いで分類装置１０４）は次の如く行わ
れる。前述した°゛チ２１選択信号はライン［［８（第
２図のライン６０）に供給する。＠号ＤＯＵＴ　（第２
図のメモリ５２から）は双方向ライン［２０に出力する
。書込動作の場合、信号転送方向は、例えばＲ／Ｗ信号
によって分類装置ＬＯＯ−−−１０４における接続バッ
ファを適切に制御することにより、図面の左から右へ向
う方向となるようにｉｆ；ＩＪ御する。通常の遅延時間
に起因して書込動作は各書込サイクルに当り最大１個の
分類装置において行われる。従って最後の分類装置［０
４のライン［２４におけるオーバーフロー信号は膜数分
類装置全体に対するオーバーフロー官営として作用する
。

読出動作に当っては前記接続バッファは図面の右から左
方向への信号転送だけを行うよう付勢する。読出は破壊
方式で行われる。分類装置［０４＋に対するライン１２
４上の信号は信号源（図示せず）により適正レベルに維
持される。分類装置［００のカウンタ８６だけが供給さ
れたアドレスの正しい総数を示す。カウンタの容量は、
例えば付加的状態ビット（ライン７６）が付加的な一層
上位桁のカウンタビットとして挿入されることがあるか
ら、こｎに適合させる必曽のあることがある。°°読出
′”信号は右端の分類装置に直接供給する。

左端の分類装置のアドレス・カウンタだけが付勢される
ので、すべての分類装置がバス”１０６を介して同一ア
ドレスを指定されることとなる。右端の分類装置のアド
レス指定された記憶場所が満たされた場合この分類装置
はフリップフロップ９４を介してレディ信号な送出する
（アドレス力ウタは付勢されなくなる）。その場合反転
された信号ＤＯＵＴが左向き方向において次位の分類装
置へイネイブル信号ＣＯとして供給され、従ってこ、の
分類装置は、自己より右側のすべての分類装置が読出さ
れた場合だけ読出される。

第４図は設計のために普通に使用されるいわゆるブレッ
ドボード回路の形態における本発明分類装置の一例の詳
細回路図を示す。従って、論即素子及び制御ラインの所
妾数を簡単に把握することができる。図示の回路は８ビ
ツト幅を有する双方向バス１２０を備えている。このバ
スは形式５Ｎ７４Ｓ２４４（米国アドバンスト・マイク
ロ・デバイス社製）のバッファ回路１２２を介して第２
（７）バスＬ２４に接続する。この第２バス１２４はメ
モリ１２６のアドレス入力ＡＭ子に接続する。右から左
へ向う方向にだけ転送を行うバッファ１２２（カウンタ
１８０，１８２に関する後出の説明参照）は＠号ｘＮ３
によって付勢する。この信号工Ｎ８は第２図の制御デコ
ーダ６２（第４図には図示せず）によって供給する信号
のうちの一信号である。メモリ【２６は形式Ｄ２Ｌ４５
　　ＨＬ（米国インテル社Ｔ１１）のメモリとする。素
子１２８は形式７４　　Ｓ　　１２４（米国テキサス・
インストウルツ２フ社製）の発振器であり、その半分の
み使用される。２２　ｐＦのコンデンサによる約１０Ｍ
Ｈ２の発振周波数が得られる。発振器１２８により縦続
接続した２個の形式７４　８　１８９（米国テキサス・
インストウルメンツ社製）の４ビツト・カウンタｔ８ｏ
、ｔａｚを付勢し、カウンタ１８０のリップル出力キャ
リー信号ＴｏをＯＲゲート１８４（米国シダネティンク
ス社製、形式７４８　８２＋実際上この素子はかかるＯ
Ｒゲートを４１固備えている）を介してカウンタ１８２
に供給する。カウンタ１８２のリップル出力キャリー信
号ＴＯはＯＲゲートＭ１６（１３４と同一形式）及ヒイ
ンハータ１８Ｂ（米国シダネテイツクス社製、形式７４
　　Ｓ　　０４ｉ実際上この素子゛はかかるインバータ
を６個備えている）を介して送出させる。従って両方の
カウンタがその最大計数値に到達したとき最大計数値信
号（及びその逆信号）が形成され、これは該出力動作の
完了を示す（ＬＳＴＢＹＴ　）。カウンタ１３０，１３
２には、制制デコーダからの他の信号０ＵＴ８を介して
、バス１２０に存在する特定＃数値を設定することがで
きる。従って外部から任意のスタート・アドレスを供給
することができる。カウンタｔ８０゜１８２に対する人
力信号ＯＲ工Ｔは８１°数方向を決定する。信号ＲＤＹ
は両方のカウンタ１８ｏ。

［３２の計数を阻止する。カウンタ【８ｏからのキャリ
ー信号Ｔｏはカウンタ１３２の語数値を毎回１だけ増大
又は減少させるイネイブル信号として作用する（次いで
信号Ｔｏは消滅する）。

素子１４０は信号０ＵＴ２によって付勢される指令レジ
スタ１４０（米国アドバンスト−マイクロ・デバイス社
製、形式ＳＮ　　ＬＳ　　３７４）である。従って＠　
＠　Ｐ／Ｄ　、　ＣＬＥＡＲ、０ＲＩＴ及び素子１４２
に対する選択信号が形成される。信号Ｐ／Ｄは、供給さ
れる８ピントワードが゛ホ゛インク清報及びデータワー
ドのいずれとして作用するかを指示する。信号ＣＬＥＡ
Ｒはメモリ１２６におけるクリア動作を制御する。指令
レジスタ１４．０の出力端子２における信号は素子１４
２を部」御する。素子１４２は形式ＳＮ　　７４　　Ｌ
Ｓ　　２５７（米国テキサス・インストウルメンツ社製
、２個のユニットを並列接続）のデマルチプレクサであ
り、信号ＩＮ２によってｆ１勢する。デマルチプレクサ
１４２の下布側入力ｔ１に子にはＬＳＴＢＹＴ　（イン
バータ［８８から）、Ｄ’０ＵＴ（メモリ１２６がら）
及びＯＬ　Ｂ　ＹＴ（フリップフロップ１５８がら）の
如き種々の状態ビットを供給する。またデマルチプレク
サ１４２の下左側入力端子箋はカウンタ［４４に接Ｈす
る。このカウンタ１４４は供給されたバイトの数を計数
する形式ＳＮ　　７４８９３　（テキサスインストウル
メンツ社製）のカウンタとし、実際上このカウンタは２
個の縦続接続した４ビツト・カウンタで構成される。Ｏ
Ｒゲート１４６（ＯＲゲート１８４と同一形式）は信号
Ｄ２又は０ＵＴ２から反転リセット信号ＣＬＥＡＲを形
成する。このリセット信号をインバータ１４Ｂ（インバ
ータ［３８と同一形式）により反転して、カウンタ１４
＋１をリセットするためのリセット信号ＣＬＥＡＲを形
成する。カウンタ１４４に含まれる第２番目の４ビツト
・カウンタの計数入力端子１Ｂには下位出力ビットＤ３
を供給するが、第［の４ピントカウンタの計数入力端子
１は下記の如く配ｔｉする多数の制御素子に接続する。

０ＲＶ−）１５０（ＯＲゲ−）Ｌ３４と同一形式）には
信号０ＵＴ８及びＰ／■を供給する。指令信号Ｐ／団の
値により、カウンタ１３０，１８２にロードすべき１′
＃報がホ゛インタ及びデータのいずれであるかを指示す
る。適切に選定した抵抗【５２及びコンデンサ１５４に
よって約１５０ナノ秒の遅延時間を付与する。ＡＮＤゲ
ート［５６は形式７４　　Ｓ　　Ｏ８（シグネティック
ス社製、実際上この素子は４’ｆｔＷのＡＮＤゲートを
備えている）のＡＮＤゲートとし、このＡＮＤゲートに
もＯＲゲ−）１４６によって形成した信＠ＣＬＥＡＲを
供給する。従ってＡＮＤゲート１５６はメモリ［２６に
対する書込イネイブル信号ＷＥを形成する。またＡＮＤ
ゲート１５６の出力脩号は形式７４　　Ｓ［Ｌ２（シダ
ネティックス社ａＤ）のＪＫフリップフロップ１５８に
対するクロンク直外として作用する。このフリップフロ
ップ［５８にはメモリ１２６からＭＣ２出されたデータ
信号ＤＯＵＴ　（即ち読出されたバイト指示＠号）を直
接供給し、かつインバータ［６０（インバータ１３８と
同一形式）を介して供給する。かくしてオーバーフロー
信号０ＬＢＹＴを形成することができる。フリップフロ
ップ［５８は信号ＣＬＥＡＲによってリセットする。書
込イネイブル信号ＷＥは非オーバーフロー状態を示す信
号と共にＡＮＤゲー）　１６２　（ＡＮＤゲート［５６
と同一形式）に供給する。従ってカウンタ［４Ｉ４・に
対する計数信号がインバータ【６４（インバータ１３Ｂ
と同一形式）を介して形成され、従ってオーバーフロー
信号が生じた場合、カウンタ［４１４１は計数を続行し
なくなるので第４図の構成は第２図とは若干異なる。

レディ信号ＲＤＹは次の如く形成される。前述した卯悌
で制御デコーダ（図示せず）によって形成した制御「＠
号ＩＮ８が入力端子１６８に到来する。

この（信号はインバータを介さず直接にかつインバータ
１．６８１．（インバータ１８８と同一形式）を介して
ＪＫフリップフロップＬ７Ｑ（アドバンスト・マイクロ
・デバイス社製形式７４　　Ｓの素子の半分）のデータ
入力端子に供給する。このフリップフロップは発振器［
２８の出力向号で付勢する。

フリップフロップ１７０の出力端子は直接及びＡＮＤゲ
ート１．７４　（Ａ　Ｎ　Ｄゲート１５６と同一形式）
を介してフリップフロップ［７６（フリッププロップ１
７０と同一形式）の入力端子に結合する。ＡＮＤゲート
１７４には信号ＤＯＵＴも供給する。フリップフロップ
Ｌ　７０　＋　１７　ｂ　Ｉｉ　Ｑ　号０ＬＥＡＲをリ
セット信号として供給され、かつ出力信号をＮＡＮＤゲ
ー）　１７２（シダネティックス社製形式Ｎ７４ＳＬＯ
，ががるＮＡＮＤゲートを８ＷＩ自む）に供給する。ま
たＮ　Ａ、　Ｎ　Ｄゲート［７２には閉塞信＠ＬＳＴＢ
ＹＴを供給し、このＮＡＮＤゲート１７２の出力は号Ｒ
ＤＹによりカウンタ［８０及び１８２をも制御する。

第４図に示した構成は、ポインタ・アドレス・ワードも
俗間できるように拡張することができ、２つの拡張構成
が可能である。まず、１６ビツト幅を有するデータ通路
を設け、そのうち８ビット、はメモリ１２６に対するア
ドレスとして使用し、他の８ビツトを、８ビツトワード
を２６６ワード蓄債できる容量を葡しがっメモリ［２６
と共にアドレス指定される他のメモリに対して使用する
。

従ってこの場合総メモリ容量は９ピントワードを２５６
ワード蓄債できる容量となる。代案として８ビツト幅を
有するデータ通路だけ使用することもできるが、その場
合にはメモリ［２６に対するアドレス及びポインタ・ア
ドレス・ワードを時分割多重方式で供給する必要がある
。かがる場合には、時分割多重の状態を示すフリップフ
ロツプと、実際のアドレス又はポインタ・アドレス・ワ
ードを適当なユーザに供給するための両方向マルチプレ
クサ／デマルチプレクサと、ポインタ・アドレス・ワー
ドが到来するまでメモリに対する実際のアドレス・ワー
ドを一時蓄憤するレンスタも必要になる。アドレスの多
重化は普通の４ｋ及び１６にダイナミック・ランダムア
クセスメモリから周知である０ホ゛インタ・アドレス・
ワードにより仙の記憶場所例えばセグメント・テーブル
をアドレス指定することができる。付加的な記憶容量は
アドレス以外の情報を蓄偵するのに使用することもでき
る。従って、９ビツト幅を有するメモリを使用すること
により、８ピント・キーに従って１６ビツト・データワ
ードを分類することができる。

第５ａ及び５ｂ図は第４図の一層詳細な回路図を示し、
これによれば最大［６１１／！Ｉの同一ワードを受信す
ることができ、かつ充満（ｆｉｌｌｉｎｇ）の程度の指
示を、関連するメモリアドレスとして更新することがで
きる。第５ａ図は詳細回路図の第１部分を示す。素子１
４２は先に述べたデマルチプレクサのスイッチ手段であ
り、第４図におけると同一状態で制御される。トータル
・カウンタ［４虫のＤ３出力はこのカウンタに自まれる
第２の４ピントカウンタのクロック入力端子［３玉に供
給する。しかし第【の４ビツトカウンタの計数人力端子
ｌは、第４図のＯＲゲート［５ｏと同じ入力信号を供給
されるＯＲアゲ−１８４（第１図のＯＲゲート【８６と
同一形式）に面接接続する。従って、このＯＲゲート１
８４はＯＲゲート１５０自体で構成し、第４図において
このＯＲアゲ−１５０及びカウンタ［４４の間の素子を
省略することができる。ＯＲアゲ−１８４の出力信号（
ＷＤＡＴＡ）は書込制御信号としても作用し、第５ｂ図
に示した回路で使用される。第５ａ図の回路は更に第２
カウンタ１８６（カウンタ１４４と同一形式）を備え、
このカウンタ１８６はカウンタ１４４の出力における最
上位ビットＤ７によって制御する。カウンタ［８６につ
いては４ビツトだけ使用し、従って分類されたエレメン
トの総数を示す計数値の上位４ビツトがライン【９０上
に生ずる。カウンタ１４４及び１８６の内容は、所髪に
応じ、時分割多重方式でバス１２０に供給する。先に述
べた信号ＬＳＴＢＹＴ並に後述する信号ＤＭ及びＦＵＬ
Ｌはライン１８８に下位４ビツトとして供給する。カウ
ンタ１４喀及び１８６の語数値は並列に消去される。

第５ｂ図は実際のデータ蓄瞳の拡張を示す。このデータ
蓄積はΦビットワードを２６６ワード蓄悄する容量を有
するメモリ２００（メモリ１２６と間際なモジュールを
４ｆｌＩ！１１並列接続）において行う。書込動作に対
しては、まず上述した態様で読出動作が行われるので、
アドレス指定された４ピントがライン２０２上に炬じ、
これをインクリメンタ／デクリメンタ２０４に供給し、
この例ではインクリメンタ／デクリメンタは形式ＳＮ　
　７４Ｓ　　１５９（テキサス・インストゥルメンツ社
Ｗ）の４ビツト２進カウンタで構成し、その端子ｌには
計数方向を制ａ１する信号工Ｎ８　（書込動作に対し１
１読出動作に対し０）を供給し、端子２には発振器は号
を供給し、端子９における信号により計数状態のローデ
ィングを制御し、端子７及び１゜における信号によりイ
ンタリメント又はデクリメントを生せしめる。端子１６
には、インバータ２０６（インバータ１３８と同一形式
）を介しオーバーフロー信号ＦＵＬＬとして作用しかつ
その後のインクリメントを阻止する出方キャリー信号が
生ずる。

更にカウンタ２０４を次の如く制御する。ＡＮＤゲート
２０Ｂ（ＡＮＤゲート　１５６と１司−）杉式ン、には
信号ＩＮ８と、は号ＷＤＡＴＡ（第５ａ図の回路から）
を供給する。両方のデータ・フリップフロップ２１０，
２１２．（両者によってテキサス・インストウルメンツ
社製形式７４　　Ｓ　　７４の単一ユニットを構成）が
セットされ、クロック信号によって同期され、ユニン）
２１４を駆動する。ユニット２１４は並列入出力を有す
る４ビツト・シフトレジスタである。このシフトレジス
タはプログラム・カウンタとして作動する。ローディン
グに応答して、入力端子４からの低レベル信号だけ蓄債
さ汎てこれが何処にも接続されていない端子１５に１Ｇ
接現われるようにする。シフトレジスタ２１４１のシフ
ト制御はインバータ２１７（インバータＬ８８と同一形
式）により反転された発振器パルスによって行う。ＪＫ
入力端子は高レベル信号及び低レベルは号によってそれ
ぞれ付勢する。

従って、シフトレジスタ２１４の出力端子Ｌ　４　。

１３．１２は順次低レベルになり、カウンタ２０虫のロ
ーディング、そのインクリメント／デクリメ′ント及び
変更されたデータのメモリ２００への書込を逐次制御す
る。この書込はＡＮＤデー）　２１Ｂ（ＡＮＤゲート１
５６と同一形式）及び４貼のＡＮＤゲート２１６（ＡＮ
Ｄゲート１５６と同一形式　であって共通制御される４
個のＡＮＤゲート）を介して行われる。これらのＡＮＤ
ゲートに対するイネイブル信号は信号（３Ｌ　Ｅ　Ａ　
Ｒである。

フリップフロップ２［２はレディ信号（ＲＤＹ）によっ
てリセットする。従って本例では第４図の素子１５２，
１５４，１５６，１．５８，１６０゜１６２．１６４は
除去されている。従って、シフトレジスタ２［４は遅延
素子として作動する。

読出動作に際しての大部分の動作は第４図につき説明し
た通りである。メモリ２００の出力データはｌｌ１１（
７）ＯＲゲ−１２２０，２２２，２２４（ＯＲゲート１
８６と同一形式）において合成する。読出された下位４
ビツトが値＋＋　Ｏｌｌを有しない限り、第６ａ図につ
き前述した信＠ＤＭ＼０が生じる。読出動作に当りこの
信号が＆４　”　Ｌ　”を有する限り、アドレス指定さ
れた記慟場所はデータワードにつき少なくとも一つの表
示を依然虐んでいる。

信号ＩＮ８の制御の下に、信号ＤＭは特にインバータ２
２８（インバータ１３８と同一形式）を介してＪＫフリ
ップフロップ２２６（ＪＫフリップフロップ１７０と同
一形式）に蓄積される。他の２つのＮ用御信号をＯＲア
ゲ−２８０（ＯＲゲート［８６と同一形式）及びインバ
ータ２３２（インバータ１８８と同一形式）を介して形
成し、第４図におけるフリップフロップ［７０の入力端
子１１及び１２に供給する（従って、インバータ２３２
はインバータ１６Ｂと同一である）。従って、メモリ２
（）０の各アドレス場所は、アドレス・カウンタ１３０
が計数を続行する以前に読出されることとなる。

第６図は分類装置即ち第５ａ及び５ｂ図について説明し
た拡侵された分類装置を県債回路として実際に構成する
態悌を示す。第６図では種々の集閏回路部分を拡大して
示してあり、第６図より前ノ図ニ示した個別のユニット
はこれらの県債回路部分において種々のゲート等で構成
される。第６図の破線はいわゆるチップの縁部を示す。

県債回路化のための種々の過程を経た後かかるチップは
、例えば、［００ミクロンの幅を有するスコア・マーク
によって分離する。矢印を付した直線２６２は６００ミ
クロンの距離を示す。ブロック２５４はｔｏｏｏ平方ミ
クロン従って全表面ｆｆｌ　ｔ　ｍｍ２の３２Ｘ８２セ
ルを含むメモリを示す。その編成は第６ｂ図につき説明
した通り（２５６Ｘ４）である。このメモリは普通のＭ
Ｏ８技術で構成することができる。カウンタ１４４，１
８６は約１００ゲート相当部分を占める（ブロック２５
６）。マルチプレクサ１４２は約２４ゲート相当部分を
占める（ブロック２５Ｂ）。カウンタ２０傷及び関連す
るプログラミング回路２１４は約１８０ゲート相当部分
を占める（ブロック２６０）。バッファ［８２は約［０
ゲ一ト相当部分を占める（ブロック２６２）。指令レジ
スタ１４０は約５０ゲート相当部分を占める（ブロック
２６４）。発振器１２８は約１０ゲート相当部分を占め
る（ブロック２６６）。関連の図面に示した多数のイン
ノ・−、り、・フリップフロップ及び他のゲートは制御
ユニソ）２８８　（約４５ゲート相当）において合体す
る。従って、それぞれ３０００平方ミクロンで約４８０
ゲートに相当し、Ｌ、８ｆｉ−の合計表面蹟を占める。

またチップは外部導体を加熱接続するためｔ　ｏ　ｏ　
ｘ　１．　ｏ　ｏミクロンの１６個のボンド−パッド（
小さい方形で示す）を備えている。これら１６個のボン
ド・パッドは 一８ビット・データバス −制御１　［言　＠　Ｒ／覆Ｊ　　、　　Ｄ／　τ３　
　、Ｑ−百−レディ信＠ＲＤＹ −オーバーフロー信号Ｆ’ｌＵ・ＬＬ −リ　セ　ッ　ト　［言ＩＣＬＥＡＲ −２電源電圧 のために確保されている。

第６図において各ブロックの間の隙間は接続ライン用に
使用できる。線幅は５ミクロン程度であり、ボンド・バ
ンド、書込及び不使用縁部区域の集合体に対しては約り
、７ｍ−の表面債で充分である。図示の例では全表面倒
は２．０５　Ｘ　２゜２４＝４．６湘２になる。これは
普通のプラスチック又はセラミック容器に適合している
。単−集頃回路として構成するため分類装置と他のデー
タ処坤装置例えばプロセッサを絹合せる場合、ある部品
を省略することができる。データ・アドレス及び朋］御
他号がこのプロセッサと交換されるから、特に、ボンド
・パッドは直接必要ではなくなる。集＋ｙｔ回路のボン
ド・パッドの数は通常は一層多い（例えば８ビツトデー
タ、１６ビツトアドレス、’Ｋ　ｄＧｊ　Ｌ　Ｍライン
、制御ライン、従って４０個スミ」それ以上のボンド・
パッドを設ける）。プロセッサの中央発振器を分類装置
に対して使用することができる。

【図面の簡単な説明】

第１図は本発明の分類装置を合体したフンピユータシス
テムを示すブロック図、 第２図は本発明の分類装置の一例を示すブロック図、 第３図は本発明の分類装置を膜数貼設けた複合分類装置
を示すブロック図、 第４図は本発明分類装置の一例を一１ｅ７　Ｂｉ’細に
示−・・ずブロック図、 第５図は第４図の分類装置において、互に同じであるデ
ータワードを処理できるようにするための変形例の要部
を示す第４図と同様のブロック図第６図は本発明の分類
装置を実際に単−集債回路として構成する態際を示す図
である。 ２０・・・プロセッサ　　　　２２・・・主メモリ２４
・・・入出力サブシステム ２６・・・分類装置２８・・、データバッファ３０・・
・アドレス・デコーダ ３２、・・データバス　　　　８４・・・アドレスバス
８６・・・制ｍｌ　ハス４０・・・バス５０・・・集喰
回路容器　　　５２・・・蓄喰装置５４Ｉ・・・双方向
内部バス ５６　、５８　、６０・・・制御ライン６２・・・１ｌ
ｉｌＪ　御デコーダ　　　６４・・・アドレスカウンタ
６６−’ｉ’ｔｉ　令レジスタ　　　７Φ、・、マルチ
プレクサ８０・・・遅延紫子　　　　　８２．・、フリ
ップフロップ８６・・・カウンタ　　　　　８Ｂ・・・
発振器９４、−、セット／リセット・フリップフロップ
ｔｏｏ　、　１０２　、１０４１・・・分類装置ｔｏａ
・・・データライン ｔｔｓ、　ｔｔｏ　、　１１２・・・制御ライン１１４
・・・通報ライン　　　１２０・・・双方向バス１２２
・・・バッファ回路　　１２４・・・第２バス１２６、
・、メモリ　　　　　　１２８・・・発振器１３”’＋
５’　、　１８２　、、、４ピントカウンタ１４０・・
・指令レジスタ　　１４２・・・デマルチブレ１４４・
・・カウンタ １５８・、ＪＫフリップフロップ １７０・・・ＪＫフリップフロップ １７６・・フリップフロップ ２００・・、メモリ ２０１・・・インクリメンタ／デクリメンタ２ＬＯ，２
Ｌ２・・・データフリップフロップ２［Φ・・・シフト
レンスタ ２２６・・・ＪＫフリンプフロップ。

Claims (1)

1. 【特許請求の範囲】 １　データワードを供給されるデータ入力端子と：メモ
   リとを備え、メモリがデータ入力端子ニ結合されるアド
   レス入力端子と、書込動作モードにおいて、供給されか
   データワードの表示をメモリに蓄潰せしめるよう付勢さ
   れるデータ入力端子とを有し１更に、メモリに１・）お
   けるアドレスの順序で蓄憤した前記表示を読、出して各
   表示と関連するメモリアドレスをデータ出力端子に生ぜ
   しめる続出制御手段を備えるデータワード用分類装置に
   おいて、該分類装置を１貼の集積回路として構成し、該
   １゛分類装置がそのデータ入力端及びデータ出力端を構
   成する双方向バスと；双方向バスに結合され双方向バス
   からメモリ・クリア、分類基準及びポインタ・リセット
   信号を供給される指令レジスタと蓄双方向バスに結合し
   た計”数出力端を有するカウンタとを備え、カラン１り
   は、読出動作モードにおいて、発振器からのパルスを語
   数してその計数出力端に一連のメモリアドレスを順次発
   生し、カウンタは指令レジスタに結合され指令レジスタ
   から分類・。 基準及びポインタ・リセット信号を計数値決定及び計数
   値設定信号としてそれぞれ供給される入力端と、終了＠
   外用の他の串力端とを有し、カウンタには、正当な表示
   を色むメモリの記憶場所に対応するアドレスが計数出力
   １・・端に生じた場合、前記表示の制御の下に発振器パ
   ルスの計数を阻止し、この状態になった場合ユーザ装置
   に対する続出準備完了直外を発生する閉塞手段を設は答
   メモリ続出信号の制御の下に閉塞手段をリセットしてカ
   ウンタｈの計数出力端に現在存在するアドレスに対応す
   るメモリの記憶場所の全内容を読出した後に前記発振器
   パルスの計数阻止を終了させるリセット手段とＩ書込動
   作モードにおいて、供給された書込指令に応答して書込
   及び付勢□・・信号をメモリに供給して各書込店外を対
   応する付勢信号に対し遅延させるようにして中間読出動
   作を同一アドレスにおいて生ぜしめる書込指令供給手段
   と；中間読出動作において先に幕間した表示又は所宙数
   の先に蓄撞した表示の続出に応答してオーバーフロー信
   号を発生するオーバーフロー検出回路と；終了信号及、
   びオーバーフロー信号を状態信号として双方向バスに供
   給するスイッチ手段とを備えたことを特徴とするデータ
   ワード用分類装置６２　表示カウンタと；関連する書込
   動作につき少なくともオーバーフロー信号が生じない場
   合書込信号が生ずる毎に表示カウンタにおける計数値を
   インクリメントするインクリメント手段と；表示カウン
   タにおける計数値を双方向に供給するスイッチ手段を備
   える特許請求の範囲第り項記載のデータワード用分類装
   置。 ＆１１Ｊ記メモリの他の膜数ビット・データ入出力端に
   結合され、前記表示の蓄積及び検索と共に、他のメモリ
   に対１−るアドレス・ポインタ・ワードを前記メモリと
   交換するための第２の双方向バスを備える特許請求の範
   囲第［又は２項記載のデータワード用分類装置。 瓜　前記メモリが各アドレスに膜数の前記表示を蓄積す
   ることができ；種々のアドレスにおける順次の書込動作
   に当り種々のアドレスにおける蓄畑容量を逐次溝たし、
   かつ種々のアドレスにおける順次の読出動作に当り種々
   のアドレスにおける蓄積容量を逐次空き状態ならしめる
   手段を備える特許請求の範囲第り又は２項記載のデータ
   ワード用分類装置Ｍ０５　完全に単−集積回路に合体さ
   れる特許請求の範囲第り、２．８又は４項記載のデータ
   ワード用分類装置。 ＆集積回路化データプロセッサであって、データワード
   を迅速に分類する分類装置をも集積回路に合体し１ データワード用の第１データ入力端と、第１データ入力
   端から信号を供給されるアドレス入力端を含むメモリ（
   ２５４）とを（ｉＩｉ１１λ、前記メモリの第２データ
   入力端を付勢してデータワードの表示を蓄積し「 前記分類装置が 順次のアドレスに蓄積した表示を読出して各表示に関連
   するメモリアドレスを再びデータ出力端に生せしめるた
   めの続出手段（２６０）と、 該県債回路化データプロセッサの内部パスライン中の一
   つの内部パスラインに接続する第１データ入出力端とし
   ての双方向バスと、消去制御、アドレス順序方向及びア
   ドレス・リセット信号を供給される制御入力端と、終了
   直外及びオーバーフロー信号を状態信号として双方向バ
   スに供給する制御出力端とを備え、双方向バスに接続し
   たカウンタ（２６０）により発振器からのパルスを計数
   してメモリのアドレスをカウンタの出力端に順次発生し
   ； 前記カウンタが アドレス順序方向及びアドレス・リセット信号を供給さ
   れる入力端と、 終了信号のための付加的出力端と、 メモリにおける正当な表示を示すメモリアドレスが送出
   された場合発振Ｈパルスの計数を関連する表示の制御の
   下に阻止する阻止動作を行って読出準備完了信号を供給
   する閉塞手段とを備え； 閉塞手段が、メモリアドレスの完全な内容を読出した後
   続出信号の制御の下に前記［対土動作を終了させるため
   のりセント入力端を備え、 メモリが供給された書込指令を遅延して付勢信号の制御
   の下に中間読出動作を行わせるための遅延素子を備え、 読出指令、先に蓄積した表示及び最後に供給された書込
   指令の制御の下に２−バーフロー信号を選択的に形成す
   る検出回路 を備えたことを特徴とする集積回路化データプロセッサ
   。