NL8203844A - Geintegreerde, als bouwsteen uitgevoerde sorteerinrichting voor datawoorden en geintegreerde, dataverwerkende, processor voorzien van zo een meegeintegreerde sorteerinrichting. - Google Patents

Description

|Τ ’* ' :W-' · ^-'V v·'· . '* "' .''' ' r. . «** ·* PHN 10,454 1

N.V. PHILIPS' GUÜEILmWFPBRIEmi IE EINDHOVEN

"Geïntegreerde, als bouwsteen uitgevoerde sorteer Inrichting voor data-woorden en geïntegreerde, dataverwerkende, processor voorzien van zo een ineegeïntegreerde sorteerinrichting".

De uitvinding betreft een sorteerinrichting voor het snel sorteren van datawoorden, bevattende een eerste dataingang voor de data-wocrden, een geheugen, waarvan een adresingang gevoed wordt door de eerste data-ingang en van welk geheugen een tweede dataingang bij ont-5 vangst van een datawoord wordt geaktiveerd on van dat datawoord een representatie op te slaan, en welke sorteerinrichting bevat uitleesbe-sturingsmiddelen om de cpgeslagen representaties volgens een adresvolgorde uit te lezen en alsdan het bij elke representatie behorende geheu-genadres op een datauitgang te herpresenteren. Zo een inrichting is 10 bekend uit de oudere Nederlandse Octrooiaanvrage 8006163 (PHN 9889) van dezelfde aanvrager. De bekende inrichting is evenwel weinig geschikt on als bouwsteen qpgenanen te worden in een groter systeem, bijvoorbeeld in een computersysteem, voor algemene doeleinden of in een geheel als geïntegreerde schakeling opgebouwde dataverwerkende processor. Het is 15 van de uitvinding een doelstelling juist zo’n bouwsteen te verschaffen die cp eenvoudige wijze in een geheugensysteem als daarvan slechts een enkele adresplaats vullende module is qp te nemen. De uitvinding realiseert de doelstelling, doordat hij het kenmerk heeft, dat de als geïntegreerde schakeling uitgevoerde sorteerinrichting een bidirektionele 20 tus als eerste dataingang en datauitgang bevat, op welke bus voorts een ccranando-register is aangesloten cm uitwisbesturings-, volgorde-rich-tings-, en adresterugstelsignalen te ontvangen, dat op de bus een schakelaar is aangesloten cm als statussignalen een beëindigingssignaal en een overvullingssignaal aan de bus toe te voeren, dat op de bus een 25 door een oscillator voedbare teller is aangesloten cm op de telleruit-gang de adressen van het geheugen achtereenvolgens af te geven, welke teller voorzien is van ingangen cm genoemde volgorderichtings- en adresterugstelsignalen te ontvangen en van een extra uitgang voor genoemd be-eindigingssignaal, en welke teller voorts voorzien is van een blokke-30 ringsmiddel cm bij afgifte van een geheugen-adres dat een geldige representatie in genoemd geheugen aanwijst onder besturing van die representatie het vocrttellen van de oscillatorsignalen te blokkeren, en alsdan 8 2 0 3 8 4 PHN 10.454- 2 ' i « » een "gereed voor lezen "-signaal voor een gelxuikers inrichting af te geven, welke blokkeer inrichting een terugstel ingang bevat cm onder besturing van een uitleessignaal bij volledige uitlezing van de inhoud van een geheugenadres genoemd blokkeren te beëindigen, dat genoemde geheu-5 geninrichting voorts voorzien is van een vertraagelement cm een ontvangen schrijfkanmando te vertragen en alsdan onder besturing van een schake-lingsselektiesignaal (chip select) voorbijgaand een leesoperatie uit te voeren, en dat een detektieschakeling aanwezig is cm alsdan onder besturing van een uitgelezen, eerder opgeslagen representatie èn het 10 laatst ontvangen schrijfkormando selektief genoemd overvullingssignaal te vormen. De toepassing van een bidirektionele bus, die ook voor een aantal conmandosignalen en statussignalen kan worden gebruikt, levert juist een bijzonder voordelige aanpassing aan zo een computersysteem. Doordat voorts kort voor elke schrijf operatie een leesoperatie wordt uit-15 gevoerd, kan een overvullingstoestand gemakkelijk worden gedetekteerd.

Het is gunstig als een representatieteller aanwezig is die met een schrijfbesturingssignaal een ophoogsignaal ontvangt en waarvan een tellerstandsuitgang met genoemde bidirektionele bus koppelbaar is. Zo'n representatieteller kan het totaal aantal gesorteerde represen-20 taties bijhouden, hetgeen voor een gebruikersinrichting nuttige informatie kan zijn, bijvoorbeeld cm te bepalen hoeveel geheugenruimte nodig is voor het na de sorteeroperatie opslaan van de gesorteerde datawoorden (in de sorteerinrichting wordt de geheugencapaciteit vrijwel nooit optimaal gebruikt, en ook is bijvoorbeeld de opdracht "zoek de cp 7 na 25 grootste waarde"slechts moeizaam te implementeren, voor dit laatste is opslag in een direkt adresseerbaar geheugen voordeliger).

Het is gunstig als een tweede bidirektionele bus is voorzien cm met genoemd geheugen tesamen met genoemde representatie een aanwij sadreswoord voor een verder geheugen te kcmmuniceren, voor opslag 30 van welk aanwij sadreswoord per adres van eerstgenoemd geheugen voldoende akkcmodatie voorhanden is. Zo'n aanwijsadreswoord geeft bijvoorbeeld een adres aan waar een relatief grote hoeveelheid informatie is opgeslagen.

Zo kunnen bijvoorbeeld lange datawoorden (bijvoorbeeld vier-bytes-lang) of zelfs informatieblokken cp argument worden gesorteerd. Uiteraard 35 kan ten aanzien van het aanwijsadres één der op zichzelf bekende adresseringsmechanismes, indirekt of anderzins- , geïmplementeerd zijn.

8203844 *··.'· t EHN 10.454 3

Het is gunstig als genoemd geheugen per adres een kapaci- teit heeft voor tenminste twee representaties en dat een volgorde-be- sturingsschakeling aanwezig is cm bij schrijven de kapaciteit van een adresplaats sekwentieel te vullen, respektievelijk bij lezen sekwentieel 5 te legal. Zo kunnen ode geheogenbestanden met onderling gelijke data- woorden warden gesorteerd.

, , ,sorteerinrichting, . ,

Het is gunstig als de/ geheel In een enkele geïntegreerde schakeling is cpgenomen. Dit levert een aantrekkelijk onderdeel voor opname in een zogenoemde enkel-kaarts microcomputer.

10 De uitvinding^ betreft mede een geïntegreerde dataverwer- kende processor, met het kenmerk, dat een sorteer inrichting voor het snel sorteren van datawoorden mede is geïntegreerd, bevattende een eerste data-ingang voor de datawoorden, een geheugen, waarvan een adresingang gevoed wordt door de eerste data-ingang en van welk geheugen een tweede 15 data-ingang wordt geaktiveerd cm van dat datawoord een representatie cp te slaan, en welke sorteerinrichting bevat uitleesmiddelen cm de opgeslagen representaties volgens een adresvolgorde uit te lezen en alsdan het bij elke representatie behorende geheugenadres op een data-uitgang te herpresenteren, en waarbij de sorteerinrichting een bidirektionele bus 20 als eerste data-ingang en data-uitgang bevat die is aangesloten cp één der interne buslijnen van de dataverwerkende processor, en de sorteerinrichting voorts stuuringangen bezit cm uitwisbesturings-, volgorde-richtings-, en adresterugstelsignalen te ontvangen, en stuuruitgangen cm als statussignalen een beëindigingssignaal en een overvullingssignaal 25 af te geven waarbij op de kus een door een oscillator voedbare teller is aangesloten cm cp de telleruitgang de adressen van het geheugen achtereenvolgens af te geven welke teller voorzien is van ingangen cm genoemde volgarderichtings en adresterugstelsignalen te ontvangen en van een extra uitgang voor genoemd beëindigingssignaal, en welke teller 30 voorts voorzien is van een blokkeringsmiddel cm bij afgifte van een geheugenadres dat in genoemd geheugen een geldige representatie aanwijst onder besturing van die representatie het voorttellen van de oscillator-signalen te blokkeren, en alsdan een "gereed voor lezen"-signaal af te geven, welke blakkeerinrichting een terugstelingang bezit cm onder be-25 sturing van een uitleessignaal bij volledige uitlezing van de inhoud van een geheugenadres genoemd blokkeren te beëindigen, dat genoemde geheugen-inrichting voorts voorzien is van een vertraagelement cm een ontvangen 3203844 • * ; i PHN 10.454 4 schrij fkommando te vertragen en alsdan onder besturing van een akti-veringssignaal voorbijgaand een leesqperatie uit te voeren, en dat een ; detektieschakeling aanwezig is cm alsdan onder besturing van uitgelezen, eerder opgeslagen representatie én, het laatst ontvangen scbrijf-5 konmando selektief genoemd overvullingssignaal te vormen. Dit kan een zogenoemde mikroprocessor voor algemene doeleinden zijn, maar ook een dataverwerkende processor voor speciale doeleinden. Enkele voorbeelden zijn een data-bestands (data base) processor, signaal-verwerkings-processor, en invoer-uitvoer-prccessor. (¾) zichzelf zijn de funkties van 10 zulke specifieke processors niet uniek voor dat doel, maar veelal heeft een optimalisatie plaatsgevonden cm een juiste aanpassing van prijs aan prestatie te realiseren. De sorteerfunktie biedt veelal een aantrekkelijke verbetering, respektievelijk uitbreiding der prestaties.

KORTE BESCHRIJVING VM DE FIGUREN

15 De uitvinding wordt nader uitgelegd aan de hand van enkele figuren.

Fig. 1 geeft een rekenmachinesysteem waarin een snelle sorteer inrichting volgens de uitvinding is opgencmen.

Fig. 2 geeft een snelle sorteerinrichting volgens de uit-20 vinding in blokschema.

Fig. 3 geeft een multipel opgestelde sorteerinrichting.

Fig. 4 geeft een meer uitgewerkte schakeling van een sorteer inrichting .

Fig. 5a, 5b geven een uitbreiding van de schakeling van 25 Fig. 4, waardoor het mogelijk wordt om onderling gelijke datawoorden te sorteren.

Fig. 6 geeft een gecmetrisering van een sorteer inrichting uit te voeren als geïntegreerde schakeling.

BESCHRIJVING VM EEN REKENMACHINESYSTEEM 30 Fig. 1 geeft een rekenmachinesysteem waarin een snelle sorteerinrichting volgens de uitvinding is opgencmen. Het rekenmachinesysteem bevat een processor 20, bijvoorbeeld een gebruikelijke microcomputer. De interne communicatie in het rekenmachinesysteem wordt verzorgd door een databus 32 met bijvoorbeeld een breedte van 8 bits, een adres-35 bus 34 met bijvoorbeeld een breedte van 16 bits, en een besturingsbus 36 voor het transporteren van besturingssignalen. Kortheidshalve wordt de aard van deze besturingssignalen hier niet beschreven, en hierna slechts 8 2 Ö 3 8 4 4 ψ Γ * » ΕΗΝ 10.454 5 voor zover de besturing van de snelle sorteerinrichting dit vereist.

Het rekenmachinesysteem bevat verder een hoofdgeheugen 22 met een capaciteit van bijvoorbeeld 64 kbytes. Zoals hierna uitgelegd wordt één van de adreslokaties gedupliceerd door de snelle sorteerinrichting en 5 dus in geheugen 22 niet gebruikt. Het rekenmachinesysteem bevat verder een IO/subsysteem 24 voor de communicatie met de buitenwereld, respectievelijk als sekundaire opslag. Hiervan kunnen dus deel uitmaken een magnetisch schijf geheugen, toetsenbord-inrichting, data-ccranunicatie— eenheid en video-afbeeldinr ichting. De besturingselementen (control 10 units) van geheugen en I/Osubsysteem worden niet getoond. Tenslotte bevat het rekenmachinesysteem een snelle sorteerinrichting 26. Deze is op de respektievelijke buslijnen aangesloten. Hiervoor is aanwezig een adresdecodeur 30 die is aangesloten op de adresbus 34 cm een voorafbepaald geheugenadres te detekteren. Een aktiveringss ignaal wordt vanuit 15 de besturingsbus 36 toegevoerd over lijn 42. Zo wordt de snelle sorteerinrichting afgebeeld (mapped) (¾) dat voorafbepaalde geheugenadres. Het aktiveringssignaal wordt gevormd wanneer een geheugentoegang (access) wordt gerealiseerd. Als het betreffende voorafbepaalde geheugenadres inderdaad op de adresbus staat geeft decodeur 30 een secundair akti-20 veringssignaal af op lijn 38 aan de snelle sorteerinrichting 26 zodat daarin een lees- respectievelijk schrijf-aktie uitvoerbaar wordt. Voorts is aanwezig een databuffer 28 die is aangesloten cp de databus 32 om in twee richtingen een datawoord te bufferen. Deze kan zijn uitgevoerd als drie toestandsbuffer: de drie toestanden zijn laag, hoog, door een 25 hoge impedantie afgesloten. De databuffer 28 is via bus 40 aangesloten op de snelle sorteerinrichting 26. In de praktijk zal de databuffer 28 deeluitmaken van de snelle sorteerinrichting 26, zodat desgewenst het gehele subsysteem 26+28+40 één enkele geïntegreerde schakeling vormt.

Het signaal cp lijn 44 werkt als besturingssignaal voor de databuffer 30 28, bijvoorbeeld als lees/schrijfbesturingssignaal. In de getoonde uitvoering is één enkele processor 20 aanwezig. Het rekenmachinesysteem kan voorts uitgevoerd zijn cm meerdere taken in snelle afwisseling uit te voeren (multiprocessing). Voorts kan het ook met een gedistribueerde processor zijn uitgevoerd. Deze zaken worden niet nader be-35 schreven waar ze geen direkte weerslag hebben op de snelle sorteerinrichting. De getoonde schakeling kan zo zijn uitgevoerd dat de subsystemen 20, 22, 24, 26, 30 evenzovele geïntegreerde schakelingen vormen.

3203844 . i , \ PHN 10.454 6

Het is ook mogelijk dat de subsystemen 20, 24, 26, 28,30 tesamen als één geïntegreerde schakeling zijn uitgevoerd. Tenslotte kan ook de gehele schakeling volgens Fig. 1 als geïntegreerde schakeling zijn uitgevoerd. De processor 20, al dan niet geïntegreerd tesamen met subsys-5 temen 26 (28) kan zijn uitgevoerd op de wijze van een microprocessor voor algemene doeleinden, analoog aan een microprocessor "2650" van Signetics, Corporation. Het kan ook een signaalprocessor zijn op de wijze van een 8x300 processor van dezelfde firma. Het kan ook een zogenoemde data-bestand processor zijn die als voornaamste funkties heeft 10 het sorteren, selekteren, samenvoegen en doorzoeken van databestanden.

Op zichzelf zijn laatstgenoemde funkties bekend.

BESCHRIJVING VAN DE VOORKEÜRSUITVOERINGEN Hierna worden enkele voorkeursuitvoeringen beschreven, en wel eerst op systeemniveau in blokschema, vervolgens zoals uitvoerbaar in 15 een aantal logische bouwstenen als samengevoegd op een zogenoemde "brood-plank" (breadboard) realisatie, en ten slotte schematisch gekonfigureerd in een enkel geïntegreerd circuit.

Fig. 2 geeft een snelle sorteer inrichting volgens de uitvinding in blokschema. Binnen de conventionele omhulling 50 van het geïntegreerde 20 circuitblok bevindt zich het eigenlijke opslagelement 52. Dit is een lees-schrijfgeheugen met willekeurige toegankelijkheid en een capaciteit van 256 woorden a 1 bit. De adres ingang is aangesloten op de bidirektionele inwendige bus 54 die een breedte heeft van 8 bits en is aangesloten op de secundaire bus 40 die in fig. 1 is aangegeven. Er zijn met name drie 25 ingaande besturingslijnen aangegeven. Besturingslijn 56 voert een lees-schrijfbesturingssignaal en wordt door de desbetreffende verbinding van bus 36 aangestuurd. Besturingslijn 58 voert een twee-waardig signaal D/C, dat aangeeft of een op bus 54 verschijnend woord de betekenis "data" dan wel de betekenis "besturingswoord" heeft. Beide betékenissen kunnen 30 voor beide transportrichtingen van toepassing zijn. Besturingslijn 60 voert een tweewaardig signaal CS (chip select) dat aangeeft of de snelle sorteerinrichting al dan niet geselekteerd wordt. Dit laatste is dus bijvoorbeeld het qp lijn 38 in fig. 1 verschijnende signaal. Element 62 is een besturingsdecodeur die de signalen van lijnen 56, 58, 60 ontvangt 35 en besturingssignalen aan de overige elementen van de sorteerinrichting toevoert. Kortheidshalve zijn synchroniserende kloksignalen, het signaal "chip enable", dat de sorteerinrichting vrijgeeft, synchronisatie-ver- 8203844 4 * ...... r''"' 7 ' . -71 -*· 7 : ' :< PHN 10.454 7 tandings (handshake)-signalen en verdere uitgangsaansluitingen van decodeur 62 niet gegeven. De sarteerrichting werkt nu als volgt op data-woorden: - bij schrijven wordt een bit opgeslagen in het door de data geadres-5 seerde geheugenlokatie in geheugen 52 - bij lezen wordt de tellerstand van adresteller 64, die een gevulde adreslökatie aangeeft, als data- afgegeven op de bus 54 naar de gebrui-kersinrichtlng; de betreffende adreslökatie kan warden gewist maar dat is in deze realisatie niet voorzien.

10 Een en ander wordt als volgt gerealiseerd. Eerst wordt een contiandowoord opgeslagen in ccmmandaregister 66 dat op bus 54 is aangesloten. Register 66 wordt geladen door een laadbesturingssignaal op lijn 68 dat door decodeur 62 is gevormd.. Het ccmmandaregister 66 geeft op meervoudige lijn 70, eventueel middels een niet aangegeven canmandodeco-15 deur verdere besturingssignalen af. Dit betreft bijvoorbeeld de stuursignalen: "uitwissen" (clear), van de geheugeninhoud; "aanwijzer terugstellen" (reset pointer), namelijk in teller 64; "sorteercriterium" (nl. volgens toenemende of af nemende grootte), 20 alsmede op lijn 72 een selektiesignaal voor de multiplexer 74. Dit laatste signaal heeft tenminste drie toelaatbare waarden, die respektie-velijk de signalen op meervoudige lijn 76, de signalen op meervoudige lijn 78, en géén dezer signalen doorlaten naar bus 54. Bij de bovenstaande signalen behoeven het sorteercriterium en het terugstellen van de 25 aanwijzer eerst bij het starten van de leesoperatie te worden geaktiveerd Geheugen 52 wordt geadresseerd door de signalen op bus 54. De dataingang DIN wordt (geïnverteerd) gevoed door het "uitwissen" signaal van canmandoregister 66, dat het algeheel uitwissen bestuurt (general reset). Daarna kan het schrijven beginnen. Het schrijftoestemmingssignaal 30 wordt ontleend aan het schrijfsignaal (mit "data" en selektiesignaal CS) dat door decodeur 62 wordt ontvangen. De bestaansreden van vertraag-element 80 wordt later geëxpliceerd. Bij schrijven is het signaal "uitwissen" gelijk "nul", zodat telkens dan een"1" wordt cpgeslagen. Zo kunnen dus 256 woorden "bytes) worden gesorteerd zonder dat verwarring 35 optreedt. Als twee gelijke bytes na elkaar worden ontvangen gebeurt echtst: het volgende. Wanneer de tweede byte arriveert wordt wederom dezelfde lokatie in geheugen 52 geadresseerd. Het schrijf bes turings- 8203844 PHN 10.454 8 signaal WEU wordt evenwel door vertraagelement 80 vertraagd over een tijd die klein is ten opzichte van de lengte van een geheugencyclus, en daardoor wordt eerst steeds een leesoperatie uitgevoerd. Als daarbij een bepaalde geheugenlokatie voor de tweede maal zou moeten worden vol-5 geschreven, wordt eerst een "1" uitgelezen die wordt opgeslagen in flipflop (D-flipflqp) 82, onder medebesturing door een niet-vertraagd synchronisatiesignaal op lijn 84. Een "1" pp lijn 87 signaleert enig Opgetreden duplicaat en werkt dus als overvullingssignaal (OIBYT).

Het wordt als statusbit middels meervoudige lijn 76 toegevoerd aan 10 multiplexer 74 (die evenwel in een schrijfoperatie voortdurend on-doorlaatbaar is). Het signaal op lijn 84 wordt voorts toegevoerd aan de heentelingang van teller 86 die daardoor, mits geen duplicaten zijn ontvangen, het aantal in geheugen 52 opgeslagen "1" bits bijhoudt. Dit aantal kan via multiplexer 74 en bus 54 worden uitgelezen, en bijvoor-15 beeld toegevoerd aan processor 20 in fig. 1.

bij het lezen heeft het signaal "uitwissen" (clear) de waarde 0. Het adresseren gebeurt nu evenwel door de adresteller 64, terwijl vanwege afwezigheid van een schrijfbesturingssignaal voor geheugen 52 de adressen daarvan achtereenvolgens niet-destruktief worden uitgelezen. 20 Het ophogen van adresteller 64 gebeurt door de pulsen van oscillator die een hogere frekwentie hebben dan overeenkomt met de lengte van een geheugentoegangscyclus (zoals die bepaald wordt door geheugen 22 in fig.

1) bijvoorbeeld 10x hoger. De leescyclus begint doordat teller 64 op ingang 90 een signaal "terugstellen aanwijzer" en op ingang 92 het 25 sorteercriterium ontvangt. Als het sorteercriterium "oplopend" is, dan wordt de teller pp"nul"gesteld. Als het sorteercriterium "aflopend" is dan wordt teller 64 op"255"gesteld. De pulsen van oscillator 88 werken in deze gevallen respektievelijk als heentelpulsen en terugtelpulsen. Zolang telkens een lege geheugenplaats wordt uitgelezen, gebeurt er niets. 30 Zodra echter een geheugenplaats wordt uitgelezen welke een "1" bevat, dan wordt de heenstelterugstelflipflop 94 heengesteld. Het uitgangssignaal Q daarvan werkt dan in de eerste plaats als blokkeringssignaal veor teller 64, zodat deze stokt. Verder werkt ditzelfde uitleessignaal op uitgang 96 als signalering van een gereedtoestand (RDY) in welke de 35 stand van teller 54 beschikbaar is voor uitlezen . Als daaropvolgend een leesbesturingssignaal wordt ontvangen (RD) wordt flipflop 94 weer teruggesteld en kan de teller 64 doortellen tot opnieuw een gevulde adres- 3203344 jP'" ........... .....:.......-........ .SI, ..

EHN 10.454 9 plaats wordt geadresseerd. Als de teller 64 volgeteld, respectievelijk leeggeteld is, verschijnt op uitgang 98 een uitgangsoverdrachtsignaal, dat met het uitgangssignaal van uitgang 86 van flipflop 82 als status-signaal werkt. Deze statussignalen kunnen evenals de stand van teller 5 86 via multiplexer 74 worden uitgelezen.

Fig. 3 geeft een multipel opgestelde sorteer inrichting, waarin per geheugenadres meerdere bits kunnen worden opgeslagen. Deze sorteer-inrichtingen staan goeddeels parallel geschakeld en zijn zo verbonden met de datalijn 106 (54), de bestarings ingangen 108 (56), 110 (58), 10 en 112 (60) en de signaleringsuitgang 114 (96). De interne signalering is als bij fig. 2 beschreven terwijl de overeenkomstige verwijzings-cijfers mede zijn gegeven. De lijn 114 vormt middels de op een positieve voedingsspanning aangesloten weerstand 116, een bedrade OF-schakeling: het "gereed” signaal verschijnt dus op uitgang 114, wanneer in enige 15 der parallelgeschakelde sorteerinrichtingen een "gereed” toestand ontstaat.

Het achtereenvolgens (eerst sorteerinrichting 100, dan 102, 104 volschrijven van geheugenplaatsen in geval van optredende dupli-kaatadressem gebeurt door een volgordebesturingsschakeling als volgt.

20 Op lijn 118 verschijnt het signaal "chip select" dat eerder is gereleveerd (ingang 60 in fig. 2) .Het signaal DÖUT (van geheugen 52.· in Fig . 2) wordt op bidirektionele lijn 120 naar buiten gevoerd. Bij schrijven wordt de geleidingsrichting bestuurd van links naar rechts in de figuur, bijvoorbeeld door desbetreffende besturing van aansluit-

25 buffers in de respektievelijke geheugens 100.....104 door het R/W

signaal. Bij schrijven werkt het signaal op lijn 120 als "chip select" signaal voor de sorteerinrichting 102, en zo verder naar rechts. Door de normale vertragingstijden wordt bij elke schrijfcyclus slechts in hoogstens één sorteerinrichting 'geschreven. Het overvullingssignaal van 30 de laatste sorteerinrichting 104 op lijn 124 werkt nu als overvullings-signaal voer het totaal.

Bij het uitlezen worden de genoemde aansluittuffers alleen van rechts naar links werkend geaktiveerd. Daarbij moet het lezen destruktief gebeuren. Het signaal op lijn 124 voor de sorteerinrichting 35 104 wordt dan door een niet getekende signaalbron cp de juiste waarde gehouden. Alleen van de sorteerinrichting 100 geeft de teller 86 het juiste aantal totaal ontvangen adressen aan. Soms zal de tellercapaci- 8203844 EHN 10.454 10 * » » text moten worden aangepast bijvoorbeeld doordat een additionele status-bit (lijn 76) als extra meersignifikante extra tellerbit wordt toege-voegd. Het signaal "lees" wordt aan de meest rechtse sorteerinrichting direkt toegevoerd. Alleen van de meest linkse sorteerinrichting wordt 5 de adresteller geaktiveerd, zodat alle sorteerinrichtingen via bus 106 hetzelfde adres "zien". Als van de meest rechtse sorteerinrichting een plaats gevuld is geeft deze middels flipflop 94 het "gereed"-signaal af (de adresteller is gedeaktiveerd). Het geïnverteerde signaal DCüT wordt nu aan de naastlinkse sorteerinrichting toegevoerd als toestem-10 mingssignaal CO, zodat laatstgenoemde sorteerinrichting alleen uitgelezen wordt als alle meer naar rechts gelegen eenheden al gelezen zijn.

Fig. 4 geeft een meer uitgewerkte schakeling van een sorteerinrichting, en wel op het niveau van een zogenoemde broodplankschakeling, die bij het ontwerpen algemeen gebruikt wordt. Zo zijn de noodzakelijke 15 hoeveelheden logische elementen en besturingslijnen gemakkelijk te imr plementeren. De schakeling bevat een bidirektionele bus 120 van 8 bits breed. Deze is via een bufferschakeling 122 van het type SN 74 S 244 (fabrikaat AMD corporation) verbonden met een tweede bus 124. De tweede bas is verbanden met de adres ingang van geheugen 126. De slechts in één 20 richting werkende buffer 122 (zie bij de tellers 130, 132) wordt geaktiveerd door het signaal IN3. Dit laatste is één der door de dekodeur 62 in fig. 2 af te geven signalen, maar deze dekodeur is in dit ontwerp weggelaten cm een gemakkelijker testbaarheid te verkrijgen. Het geheugen 126 is van het type D2125 H1 (fabrikaat INTEL corporation). Element 25 128 is een oscillator van het type 74 S 124 (fabrikaat Texas Instruments

Corporation), waarvan slechts één helft wordt gebruikt. Door een konden-sator van 22 pF wordt een oscillatorfrekwentie van ongeveer 10 MHz gerealiseerd. De oscillator 128 drijft twee in serie geschakelde vier-bitstellers 130, 132 aan van het type 74 S 169 (TI), de rimpel-uitgangs-30 overdracht van teller 130 wordt aan teller 132 toegevoerd via OF-poort 134 (74 S 32, fabrikaat Signetics Corporation, deze bevat vier van dergelijke OF-poorten). De rimpeluitgangsoverdracht van teller 132 wordt afgevoerd via OF-poort 136 (als 134) en inverteur 138.(74 S04 Signetics, deze telt zes van zulke inverteurs) afgevoerd. Zo wordt het voltelsig-35 naai (en het omgekeerde daarvan) gevormd wanneer beide tellers volgeteld zijn: dit geeft dus het voltooien van een leesoperatie aan: LSTBYT. Door een ander signaal van de besturingsdekodeur 0UT3 kunnen de tellers 130, 8203844 PHN 10.454 11 132 worden geladen niet een tellerstand die op de bus 120 aanwezig is.

Zo kan een willekeurig beginadres van buiten worden toegevoerd.

Het signaal CRIT bepaalt de telrichting. Het signaal RDY blokkeert het tellen van beide tellers. Het signaal TC van teller 130 werkt als toe-5 staimingssignaal on teller 132 met slechts één eenheid (daarna verdwijnt dat signaal TC) voort te doen tellen.

Element 140 is het cormandoregister en van het type SN 74 LS 374 (AMD), dat geklokt wordt door het signaal OOT2. Zo worden de signalen P/D, CLEAR, CRIT, en een seléktiesignaal voor element 142 gevormd.

10 Het signaal P/D geeft aan of een te cntvangen acht bits woord werkt als aanwijsinformatie (pointer) dan wel als gegevenswocrd (data). Het signaal CLEAR bestuurt een uitwisqperatie in geheugen 126. Het signaal op uitgang 2 bestuurt element 142. Element 142 is een demultiplexer van het type SN 74 LS 257 (T.I., twee stuks parallel), de wordt geaktiveerd door het 15 signaal IN2. Op de rechtse ingangen worden verschillende statusbits ontvangen, zoals LSTBYT (inverteur 138), DOCJT (geheugen 26) en OLBYT (flipflop 158). De linker-ingangen van demultiplexer 142 worden gevoed door teller 144. Dit is een teller van het type SN 74393 (T.I.) die het aantal ontvangen adressen bijhoudt; in feite zijn dit twee in 20 cascade geschakelde vierbitstellers. Door OF-pocrt 146 (als OF-poort 134) wordt uit het signaal D2 of CUT2 het geïnverteerde terugstelsig-naal CLEAR gevormd. Dit wordt door inverteur 148 (als inverteur 138) geïnverteerd tot het terugstels ignaal CLEAR, waardoor teller 144 teruggesteld kan worden.De telingang 13 wordt gevoed door de op drie na minst 25 signifikante uitgangsbit D3, de telingang 1 wordt gevoed door een aantal besturingselementen die als volgt zijn gekonfigureerd.

OF-poort 150 (als OF-poort 134) ontvangt de signalen 0OT3 en P/D. De waarde van dit laatste kcmmandosignaal geeft aan of de in de tellers 130-132 te laden informatie een aanwijzer (pointer) betreft.

30 Door een weerstand 152 en een condensator 154 van geëigende waarden wordt een vertragingstijd van ongeveer 150 nsec. geïmplementeerd. En-poort 156 is van het type 74 S 08 (Signetics, deze bouwsteen bevat vier EN-poarten), die mede het signaal CLEAR ontvangt dat door poort 146 is gevormd. Poort 156 vormt zo het schrijftoestemmingssignaal WE voor 35 geheugen 126 gevormd. Het uitgangssignaal van poort 156 werkt als kloksignaal voor JK-flipflop 158 van het type 74 S 112 (Signetics).

Deze ontvangt het uitgelezen datasignaal (representatie) DOUT van geheu- 8 2 0 3 8 4 4 PHN 10.454 12 gen 126, mede via inverteur 160 (als inverteur 138). Zo kan het over-vullingssignaal QLBYT worden gevormd. Door het signaal CLEAR wordt flipflop 158 teruggesteld. Het schrijf toes temmingssignaal WE wordt mèt het signaal dat de niet overvulde toestand aangeeft, toegevoerd aan EN-5 poort 162 (als EN-poort 156). Middels inverteur 164 (als inverteur 138) wordt het telsignaal voor teller 144 dan gevormd: wanneer het overvul-lingssignaal is verschenen, telt deze laatste teller dus niet meer verder; zodat de implementatie iets anders is dan in fig. 2.

Het "gereed"-signaal RDY wordt als volgt gevormd. Op ingang 10 166 arriveert een bes turingss ignaal IN3 dat zoals eerder gereleveerd is gevormd door een niet-getekende besturingsdekodeur. Dit signaal wordt zowel rechtop als via inverteur 168 (als Inverteur 138) toegevoerd aan de respektievelijke data-ingangen van de JK-flipflcp 170 (helft van bouwsteen type 74 S 112, AMD). Deze wordt geklokt door het uitgangssignaal 15 van oscillator 128. Mede via EN-poort 174 (als EN-poort 156) worden de uitgangen van flipflop 170 gekoppeld met de ingangen van flipflop 176 (als flipflop 170). EN-poort 174 ontvangt mede het signaal DCÜT. De flipflops 170, 176 ontvangen als terugstelsignaal het signaal CLEAR. Tenslotte is tussen geschakeld de NIET-EN-poort 172 (bouwsteen N74S10 20 van Signetics bevat drie van dergelijke poorten). Deze poort ontvangt nog een blokkerend signaal LSTBYT, het signaal RDY bestuurt nog mede de tellers 130, 132.

Het is mogelijk cm de oplossing van fig. 4 uit te breiden, zodat, ook akkomodatie ontstaat cm aanwijsadreswoarden cp te slaan. Dan 25 zijn er twee mogelijkheden. In de eerste plaats kan een 16-bits brede data-aansluiting worden voorzien, waarvan 8 bits als adres gebruikt warden voor geheugen 126. De verdere 8 bits worden dan gebruikt voor een verder geheugen dat dan een capaciteit moet hebben van 256 woorden a 8 bits en tesamen met het eerder genoemde geheugen 126 worden geadresseerd. 30 De totale geheugencapaciteit is dan dus 256 woorden a 9 bits. Het is ook mogelijk te volstaan met een 8-bits breed datapad, maar danitceten de adressen voor geheugen 126 en de aanwijsadreswoarden in een tijdmulti-plexorganisatie worden toegevoerd. In dit geval zijn er nodig een flipflop die de fase van de tijdmultiplex aangeeft, een in twee richtin-35 gen werkende multiplexer/denultiplexer cm het aktuele adres respektie-velijk het aanwijsadreswoord aan de juiste gebruiker toe te voeren, en een register cm het eigenlijke adreswoord voor het geheugen zolang op 8203844 W "'Λ ; . - : : _ ΓΕΝ 10.454 33 te slaan tot het aanwijsadreswoord is gearriveerd. Op zichzelf is mul-tiplexen van adressen genoeglijk bekend uit de techniek van 4k en 16k dynamische R£M geheugens. Het aanwijsadreswoord kan een verdere geheu-genplaats adresseren, bijvoorbeeld een segmenttabel. De extra akkamodatie 5 kan ook gebruikt worden cm niet-adresinformatie qp te slaan. Met een 9-bits breed geheugen kunnen dan 16-bits datawoorden gesorteerd worden volgens een 8-bits sleutel.

Fig. 5a, 5b geven een andere uitbreiding van de schakeling van fig. 4, zodat het mogelijk is cm ten hoogste zestien dezelfde data-10 woorden te ontvangen en op het desbetreffende geheugenadres een vullings-graadindikatie bij te houden. Fig. 5a geeft een eerste deel van de uitbreiding. Element 142 is de reeds genoemde multiplexer die verder als in fig. 4 bestuurd wordt. De totaal teller 144 is middels ingang 13 weer teruggekoppeld. De telingang 1 wordt nu evenwel direkt gevoed door OF-15 poort 184 (als CF-poort 136 in fig. 4) , die overigens dezelfde ingangssignalen ontvangt als de OF-poort 150 in fig. 4. Dit kan dus ook de QF-poort 150 zelf zijn; daarbij vervullen dan de tussengeschakelde elementen uit fig. 4 in deze geen funktie. Het uitgangssignaal van poort 184 werk (WDATA) voorts als schrij fbesturingssignaal voor de datainformatie: 20 dit wordt dus in de schakeling van fig. 5b gebruikt. Voorts bevat de schakeling een tweede teller 186 hetzelfde type als teller 144) die bestuurd wordt door de meest signifikante bit op de uitgang van teller 144.

Van deze bouwsteen behoeft echter slechts één vierbits binaire teller gebruikt te worden zodat op lijn 190 de vier meest signifikante bits ver-25 schijnen van het getal dat het totaal aantal gesorteerde elementen aangeeft. De inhouden van tellers 144, 186 werden in een tijdmultiplex organisatie bij behoefte aan de bus 120 toegevoerd. Als minst signifikante tetrade worden qp lijn 188 toegevoerd: het eerder genoemde signaal LSTBYT, en de later te bespreken signalen DM, FULL. De tellerstanden 30 van de tellers 144, 186 worden parallel gewist.

Fig. 5b geeft de uitbreiding van de eigenlijke informatie-opslag. Deze informatieqpslag vindt plaats in geheugen 200 met een kapaci-teit van 256 woorden a 4 bits (vier modules als geheugen 126 parallel geschakeld). Bij inschrijven wordt als eerder beschreven eerst een uit-35 leesoperatie uitgevoerd, zodat de geadresseerde tetrade op lijn 202 verschijnt, en aan de opteller 204 wordt toegevoerd; in deze uitvoering is dit een vier-bits binaire teller van het type SN 74 S 169 (T.I.).

8203844 PHN 10.454 14

Op pen 1 wordt het signaal IN 3 toegevoerd (1 voor schrijven, 0 voor lezen) dat de telrichting bestuurd. Klem 2 voert het oscillator signaal, het signaal op pen 9 bestuurt het laden van de tellerstand, de signalen op de klemmen 7 en 10 geven het incrementeren vrij. Op klem 15 verschijnt 5 een uitgangsoverdrachtssignaal (dat als overvullingssignaal werkt via inverteur 206 (als inverteur 138), en als dan verder incrementeren blokkeert.

Het aansturen van teller 204 gaat verder als volgt. EN-poort 208 (als EN-poort 156) ontvangt de signalen IN3 en WDATA (dit laatste 10 van de schakeling van fig. 5a). Dan warden de beide dataflipflops 210, 212 (samen één bouwsteen van het type 74 S 74, (T.I.) onder synchronisatie door het kloksignaal heengesteld cm bouwsteen 214 te bekrachtigen. Deze laatste bouwsteen is een vier bits schuifregister met parallel in/uitgangen. Deze werkt als programmerende teller. Door het laden wordt 15 alleen op Ingang 4 een laag signaal qpgeslagen, dat dan direkt op de •onverbonden uitgang 15 verschijnt. De schuif besturing vindt plaats door de oscillatorpulsen die door inverteur 216 -.(als inverteur 138) geïnver- / ƒ teerd worden. De JK-ingangen worden door een hoog, respektievelijk laag signaal bekrachtigd. Zo worden dus achtereenvolgens de uitgangen 14, 20 13 en 12 van schuifregister 214 laag cm achtereenvolgens het laden van de teller 204, het in/de-crementeren daarvan, en het terugschrijven van de veranderde data in geheugen 200 te besturen. Voor dit terugschrijven zijn nocf aanwezig een EN-poort 218 (als EN-poort 156) en een viervoudige EN-poort/(viermaal een EN-poort als EN-poort 156, die gemeenschappelijk 25 worden bestuurd). Het doorlaatsignaal is het signaal CLEAR. Het terugstellen van flipflop 212 gebeurt door het "gereed" signaal (RDY). De schakelonderdelen 152, 154, 56, 158, 160, 162, 164 uit Fig. 4 zijn in deze uitvoering dus weggelaten. Het schuifregister 214 werkt nu als vertragend element.

30 Bij het lezen vinden de meeste gebeurtenissen plaats als bij fig. 4 beschreven. De uitgangsinformatie van het geheugen 200 wordt in drie OF-poorten 220, 222, 224 (als QF-poort 136) samen genomen. Zolang de tetra-de niet de waarde "O" heeft, verschijnt hier het signaal DM/O dat in fig. 5a is gereleveerd. Zolang dit signaal bij uitlezen de waarde "1" 35 heeft bevat de geadresseerde geheugenplaats nog tenminste één representatie van een datawoord.

Onder besturing van het signaal M3 wordt het signaal DM in de 8203844 ^ '-S'- ' 'T‘ " .· ·· PHN 10*454 15 JK-flipflqp 226 (als JK flipflop 170) opgeslagen, mede middels inver-teur 228 (als inverteur 138).Via OF-poort 230 (als OF-poort 136) en inverteur 232 (als inverteur 138) warden nog twee besturingssignalen gevormd. Deze warden aan de ingangen van flipflop 170 in fig. 4 toege-5 voerd (inverteur 232 is dus dezelfde als inverteur 168). Daardoor wordt bereikt dat elke adreslokatie van geheugen 200 geheel gelezen wordt voordat de adresteller 130 voorttelt.

Fig. 6 geeft een gecmetrisering van een sorteer inrichting uit te voeren als geïntegreerde schakeling, en wel een sorteerinrichting 10 volgens de bij figs. 5a, 5b behandelde uitbreiding. De grootschalige kcnfiguratie der verschillende delen is getoond, waarbij de losse bouwstenen der eerdere figuren de in deze respéktievelijke delen geïmplementeerde aantallen poorten en dergelijke leren. De onderbroken lijn geeft de rand aan van de zogenaamde "chip". Op een wafel warden derge-1 is lijke chips gescheiden door een kras baan van 100 mikron breed: daar word: door krassen een scheiding aangebracht na de integratiestappen. De pijl 252 geeft een afstand van 500 mikron aan. Blok 254 geeft een 7 geheugen aan met een afmeting van 32x32 cellen a 1000 mikron en dus 2 een totaal oppervlak van 1 mm . De organisatie is als bij fig. 5b 20 gereleveerd (256x4). Het geheugen kan in konventicmele MDS-technologie zijn gerealiseerd. De tellers 144, 186 beslaan (blok 256) ongeveer 100 poortequivalenten. De multiplexer 142 beslaat ongeveer 24 poortequiva-lenten (blok 258). De teller 204 en bijbehorende programmerende schakeling 214 beslaan ongeveer 130 poortequivalenten (blok 260). De buffer 25 122 beslaat ongeveer 10 poortequivalenten (blok 262). Het ccmmandore- gister 140 beslaat ongeveer 50 poortequivalenten (blok 264). De oscillator 128 beslaat ongeveer 10 poortequivalenten (blok 266). Voorts is er een besturingseenheid die een aantal inverteurs, flipflops en verdere poorten bevat die in de respektievelijke figuren weergegeven zijn. Deze 30 zijn bijeen gebracht in de besturingseenheid 268 (ongeveer 45 poortequivalenten). Zo zijn er totaal ongeveer 430 poortequivalenten a 3000 2 2 mikron , dus een totaal oppervlak van 1.3 mm . Voorts bevat de chip een zestiental bcndflappen a 100x100 mikron voor het thermisch bevestigen van geleiderdraden naar buiten (de vierkanten aan de respek-35 tievelijke randen). Deze zestien bondflappen zijn dan respektievelijk gereserveerd voor: - acht bits data-bus 8203844 RHN 10.454 16

- de besturingssignalen R/W, D/C, CS

- het gereeds ignaal RDY

- het overvullingss ignaal FOIL·

- het terugstelsignaal CLEAR

5 - twee voedingsspanningen.

De ruimten tussen de respektievelijke samenstellende blokken zijn beschikbaar voor verbindingslijnen. De lijnbreedte is in de orde 2 van 5 mxkron, en een oppervlak van ongeveer 1,7 irm is voor het assortiment van bondflappen, bedrading en ongebruikte randgebieden voldoende.

2 10 In de getoonde uitvoering is het totale oppervlak 2,05 x 2,24 = 4,6 mm . Dit past in een konventionele plastic of keramische omhulling.

Als de sorteerinrichting tesamen met een andere dataverwerkende inrichting, bijvoorbeeld een processor tot één enkele geïntegreerde bouwsteen is gevormd kunnen er enkele onderdelen vervallen. Met name zijn dan de 15 bondf lappen niet direkt nodig omdat zowel data, adres als besturings signalen met deze processor gekomnuniceerd worden. Van de samenstelling zal het aantal bondflappen gewoonlijk groter zijn (bijvoorbeeld 8 bits data, 16 bits adres, spanningstoevoerlijnen, besturingslijnen, dus gemakkelijk veertig of zelfs meer). Voorts kan de centrale oscillator 20 gebruikt worden.

25 30 35 8203844

Claims (6)

1. Sorteerinrichting vcor het snel sorteren van datawoorden, be vattende, een eerste dataingang (54) voor de datawoorden, een geheugen (52) waarvan een adresingang gevoed wordt door de eerste data-ingang en . van welk geheugen een tweede dataingang (DIN) bij ontvangst van een data-5 woord wordt geaktiveerd cm van dat datawoord een representatie op te slaan, en walke sorteerinrichting bevat uitleesbesturingsmiddelen cm de opgeslagen representaties volgens een adresvolgorde uit te lezen en alsdan het bij elke representatie (DOüT) behorende geheugenadres cp een datauitgang te herpresenteren, met het kenmerk, dat de als geïntegreerde 10 schakeling uitgevoerde sorteerinrichting een bidirektianele bus als eerste data-ingang en data-uitgang bevat, op welke bus voorts een ccmmando-register (66) is aangesloten cm uitwisbesturings-, volgorde-richtings-, en adresterugstelsignalen te ontvangen, dat cp de bus een schakelaar (74) is aangesloten cm als statussignalen een beëindigingssianaal en een over-15 vullingssignaal aan de bus toe te voeren, dat op de bus een door een oscillator (88) voedbare teller (64) is aangesloten cm cp de teller-uitgang de adressen van het geheugen achtereenvolgens af te geven, welke teller voorzien is van ingangen cm genoemde volgorderichtings- (92) en adresterugstelsignalen (98) te ontvangen en van een extra uitgang 20 (98) voer genoemd beëindigingssignaal, en welke teller voorts voorzien is van een blokkeringsmiddel (94) cm bij afgifte van een geheugen-adres dat een geldige representatie in genoemd geheugen aanwijst onder besturing van die representatie het voorttellen van de oscillatorsig-nalen te blokkeren, en alsdan een "gereed voor lezen"-signaal voor 25: een gebruikers inrichting af te geven, welke blokkeerinrichting een terugstelingan^3evat cm onder besturing van een uitleessignaal bij volledige uitlezing van de inhoud van een geheugneadres genoemd blokkeren te beëindigen, dat genoemde geheugeninrichting voorts voorzien is van een vertraagelement (80) cm een ontvangen schrijfkommando te vertragen 30 en alsdan onder besturing van een schakelingsselektiesignaal (chip select) voorbijgaand een leesoperatie uit te voeren, en dat een de-tektieschakeling (82) aanwezig is cm alsdan onder besturing van een uitgelezen, eerder opgeslagen representatie ên het laatst ontvangen schrijfkaimando selektief genoemd overvullingssignaal (OLBYT) te 35 vormen.

2. Sorteerinrichting volgens conclusie 1, met het kenmerk, dat een representatieteller (86) aanwezig is die mét een schrijfbesturings- 8203844 EHN 10.454 18 signaal een ophoogsignaal ontvangt en waarvan een tellerstandsuitgang (78) met genoemde bidirektionele bus koppelbaar is.

3. Sorteerinrichting volgens conclusie 1 of 2, met het kenmerk, dat een tweede bidirektionele bus is voorzien cm met genoemd geheugen 5 tesamen met genoemde representatie een aanwijsadreswoord voor een verder geheugen te kcmmuniceren, voor opslag van welk aanwijsadreswoord per adres van eerstgenoemd geheugen voldoende akkcmodatie voorhanden is.

4. Sorteerinrichting volgens conclusie 1 of 2, met het kenmerk, dat genoemd geheugen per adres een kapaciteit heeft voor tenminste twee 10 representaties en dat een volgorde besturingsschakeling (204) aanwezig is cm bij schrijven de kapaciteit van een adresplaats sekwentieel te vullen respektievelijk bij lezen sekwentieel te legen.

5. Sorteerinrichting volgens conclusie 1, 2, 3 of 4 met het kenmerk dat hij geheel in één enkele geïntegreerde schakeling is cpgencmen. 15

6. Geïntegreerde dataverwerkende processor, met het kenmerk, dat een sorteerinrichting voor het snel sorteren van datawoorden mede is geïntegreerd, bevattende een eerste data-ingang voor de datawoorden, een geheugen (254),waarvan een adres ingang gevoed wordt door de eerste data-ingang en van welk geheugen een tweede data-ingang wordt 20 geaktiveerd cm van dat datawoord een representatie op te slaan, en welke sorteerinrichting bevat uitleesmiddelen cm de opgeslagen representaties volgens een adresvolgorde (260) uit te lezen en alsdan het bij elke representatie behorende geheugenadres op een data-uitgang te herpresenteren, en waarbij de sorteerinrichting een bidirektionele bus als eerste data-25 ingang en data-uitgang bevat die is aangesloten op één der interne buslijnen van de dataverwerkende processor en de sorteerinrichting voorts stuuringangen bezit cm uitwisbesturings-, volgorderichtings-, en adresterugstelsignalen te ontvangen en stuuruitgangen cm als statussig-nalen een beëindigingssignaal en een overvullingssignaal af-te geven, 30 waarbij op de bus een door een oscillator voedbare teller (260) is aangesloten cm op de telleruitgang de adressen van het geheugen achtereenvolgens af te geven, welke teller voorzien is van ingangen cm genoemde volgorderichtings en adresterugstels ignalen te ontvangen en van een extra uitgang voor genoemd beëindigingss ignaal, en welke teller 35 voorts voorzien is van een blokkeringsmiddel cm bij afgifte van een geheugenadres dat in genoemd geheugen een geldige representatie aanwijst onder besturing van die representatie het voortellen van de oscillator- 8203844 ^ r "' ' : ...... , ’ ' «r Λ H3N 10.454 19 signalen te blokkerne, en alsdan een "gereed voor lezen"-signaal af te geven, welke blokkeer inrichting een terugstelingang bezit cm onder besturing van een uitleessignaal bij volledige uitlezing van de inhoud van een gehéugenadres genoemd blokkeren te beëindigen, dat genoemde geheugen-5 inrichting voorts voorzien is van een vertraagelement cm een ontvangen schrijfkcmmando te vertragen en alsdan onder besturing van een aktive-ringssignaal voorbijgaand een leesoperatie uit te voeren, en dat een de-tektieschakeling aanwezig is cm alsdan onder besturing van uitgelezen, eerder opgeslagen representatie én het laatst ontvangen schrijfkcmmando 10 selektief genoemd overvullingssignaal te vormen. 15 20 25 30 35 8203844