JPS5980963A - Mis形半導体装置の製造法 - Google Patents
Mis形半導体装置の製造法Info
- Publication number
- JPS5980963A JPS5980963A JP58153277A JP15327783A JPS5980963A JP S5980963 A JPS5980963 A JP S5980963A JP 58153277 A JP58153277 A JP 58153277A JP 15327783 A JP15327783 A JP 15327783A JP S5980963 A JPS5980963 A JP S5980963A
- Authority
- JP
- Japan
- Prior art keywords
- type
- film
- silicon
- gate electrode
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 12
- 238000000034 method Methods 0.000 claims abstract description 12
- 239000004020 conductor Substances 0.000 claims 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 28
- 229910052710 silicon Inorganic materials 0.000 abstract description 28
- 239000010703 silicon Substances 0.000 abstract description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 18
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 11
- 239000012535 impurity Substances 0.000 abstract description 8
- 230000010354 integration Effects 0.000 abstract description 7
- 229910052698 phosphorus Inorganic materials 0.000 abstract description 3
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 7
- 239000011159 matrix material Substances 0.000 description 5
- 238000001259 photo etching Methods 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 102220272830 rs80357350 Human genes 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000007858 starting material Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、MIS形半導体装置の製造法に関する。さら
に詳しくは、新規なROM(リードオンリメモリ)回路
を具備する高集積度のE/DM l5LSIの製造法に
関する。
に詳しくは、新規なROM(リードオンリメモリ)回路
を具備する高集積度のE/DM l5LSIの製造法に
関する。
情報処理分野に適用されるROM回路を具備するE/D
MISLSIには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
MISLSIには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
従来、この種の高集積度のROM回路を具備するE/D
MISLS■(以下、ROME/DMISLSIと略記
する)は、第1図並びに第2図(a)〜(C)に示すよ
うに、行列状に配置したMIS形トランジスタQ、1〜
Q8.におけるその一部をディプリーションタイプ(Q
llo + QtsD+ Qtto + Q3BT))
となし、残りのものをエンハンスメントタイプ(Ql
2 E IQ□g + QtsE+ Q81E r Q
82E )となしたものである。なお、第1図において
、X、〜X3は出力信号用配線、Y、〜Y3はアドレス
配線である。
MISLS■(以下、ROME/DMISLSIと略記
する)は、第1図並びに第2図(a)〜(C)に示すよ
うに、行列状に配置したMIS形トランジスタQ、1〜
Q8.におけるその一部をディプリーションタイプ(Q
llo + QtsD+ Qtto + Q3BT))
となし、残りのものをエンハンスメントタイプ(Ql
2 E IQ□g + QtsE+ Q81E r Q
82E )となしたものである。なお、第1図において
、X、〜X3は出力信号用配線、Y、〜Y3はアドレス
配線である。
そして、このROME/DMISLSIは、第2図(a
)に平面図を、同図(blに同図(alにおけるAA矢
視縦断面図を、同図+CI K同図(a)KおけるBB
’矢視縦断面図を示すように、シリコン基板1上にゲー
ト酸化シリコン膜2を介在して形成した導電性多結晶シ
リコン膜3からなるゲート電極を有し、このゲート電極
パターンによるセルフアライメント方式により製作した
N+型層4をソースまたはドレインとする構造のもので
ある。同図において、ゲート電極下のN型層5は、ディ
プリーションタイプのMIS形トランジスタにおける拡
散層であり、6は、フィールド酸化シリコン膜である。
)に平面図を、同図(blに同図(alにおけるAA矢
視縦断面図を、同図+CI K同図(a)KおけるBB
’矢視縦断面図を示すように、シリコン基板1上にゲー
ト酸化シリコン膜2を介在して形成した導電性多結晶シ
リコン膜3からなるゲート電極を有し、このゲート電極
パターンによるセルフアライメント方式により製作した
N+型層4をソースまたはドレインとする構造のもので
ある。同図において、ゲート電極下のN型層5は、ディ
プリーションタイプのMIS形トランジスタにおける拡
散層であり、6は、フィールド酸化シリコン膜である。
この種のROME/DMO8LS Iは、その構造上、
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのMIS形トランジスタQ、。
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのMIS形トランジスタQ、。
〜QCmにおけるソースまたはドレインとなるN+型層
4をシリコン基板1表面に形成するものであるため、横
方向素子寸法がかなり大きくなり多ビットのRQME/
DMISLSIを得るにはチップサイズが大きくなるも
のである。
4をシリコン基板1表面に形成するものであるため、横
方向素子寸法がかなり大きくなり多ビットのRQME/
DMISLSIを得るにはチップサイズが大きくなるも
のである。
それゆえ、本発明の目的は、新規な構造を有し、極めて
素子寸法の小なるRQME/DMISLSI等のMIS
形半導体装置の製造法を提供することにある。
素子寸法の小なるRQME/DMISLSI等のMIS
形半導体装置の製造法を提供することにある。
本発明においては、半導体基板表面の一部に第1絶縁膜
を介在して第1ゲート電極を有する第1Ml5形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第1Ml5形トランジスタにおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第2絶縁膜と、それぞれの前記第1MI
S形トランジスタ間における半導体基板上に第2絶縁
膜を介在して第2ゲート電極を設けてなる第2Ml5形
トランジスタが1個ずつそれぞれの前記第1Ml5形ト
ランジスタ間に設けられているものとからなり、前記第
1または第2のMIS形トランジスタの一部をディプリ
ーションタイプとなし、残りのものをエンハンスメント
タイプとなしてなるMIS形半導体装置の製造法であっ
て上記第1絶縁膜上に第1ゲート電極を形成した後、上
記第1ゲート電極罠よって覆われていない第1絶縁膜を
除去し、次に半導体基板表面に第2絶縁膜を形成し、し
かる後第2ゲート電極を形成する。
を介在して第1ゲート電極を有する第1Ml5形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第1Ml5形トランジスタにおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第2絶縁膜と、それぞれの前記第1MI
S形トランジスタ間における半導体基板上に第2絶縁
膜を介在して第2ゲート電極を設けてなる第2Ml5形
トランジスタが1個ずつそれぞれの前記第1Ml5形ト
ランジスタ間に設けられているものとからなり、前記第
1または第2のMIS形トランジスタの一部をディプリ
ーションタイプとなし、残りのものをエンハンスメント
タイプとなしてなるMIS形半導体装置の製造法であっ
て上記第1絶縁膜上に第1ゲート電極を形成した後、上
記第1ゲート電極罠よって覆われていない第1絶縁膜を
除去し、次に半導体基板表面に第2絶縁膜を形成し、し
かる後第2ゲート電極を形成する。
以下、本発明の一実施例であるROM E/D MO8
LS Iおよびその製法を具体的に説明する。
LS Iおよびその製法を具体的に説明する。
本発明にかかるRQME/DMO8LS Iの主なる特
徴は、MQSLSIにおける多層配線技術を流用して極
めて高集積度にMO8形トランジスタを行列状に配置し
てなり、ROMの目となる個所のエンハンスメントタイ
プMQS形トランジスタにおけるチャンネル領域に基板
とは反対導電型の不純物をイオン打ち込みして、そのト
ランジスタをディプリーションタイプのものに化成した
ものである。
徴は、MQSLSIにおける多層配線技術を流用して極
めて高集積度にMO8形トランジスタを行列状に配置し
てなり、ROMの目となる個所のエンハンスメントタイ
プMQS形トランジスタにおけるチャンネル領域に基板
とは反対導電型の不純物をイオン打ち込みして、そのト
ランジスタをディプリーションタイプのものに化成した
ものである。
そして、それぞれのMQS形トランジスタにおけるゲー
ト電極間隔を可及的に小とし、従来のこの種のROMM
O8LS Iに比較して2倍程度の高集積度を達成する
構造のものである。
ト電極間隔を可及的に小とし、従来のこの種のROMM
O8LS Iに比較して2倍程度の高集積度を達成する
構造のものである。
なお、第3図は、本発明KかかるRQM回路の一部を示
す略図であり、X、〜X、は出力信号用配線、Y1〜Y
6はアドレス配線、Q、1〜Q、6はシリコンゲート型
MO8形トランジスタを示し、それに付加されているイ
ンデックスDはディプリーションタイプを示し、インデ
ックスEはエンハンスメントタイプを示すものである。
す略図であり、X、〜X、は出力信号用配線、Y1〜Y
6はアドレス配線、Q、1〜Q、6はシリコンゲート型
MO8形トランジスタを示し、それに付加されているイ
ンデックスDはディプリーションタイプを示し、インデ
ックスEはエンハンスメントタイプを示すものである。
さて、本発明にかかるRQME/DMO8LSIおよび
その製法を工程順に図面を用いて詳述する。
その製法を工程順に図面を用いて詳述する。
(支) P型またはN型の導電型を有するシリコンウェ
ーハ11をスターティングマテリアルとして用意し、こ
の全面を熱酸化して1μm程度のフィールド酸化シリコ
ン膜12を形成する。ついで、フォトエツチング等圧よ
り素子活性領域となるシリコンウェーハ11表面を露出
するようにフィールド酸化シリコン膜12を選択除去す
る(第4図)。
ーハ11をスターティングマテリアルとして用意し、こ
の全面を熱酸化して1μm程度のフィールド酸化シリコ
ン膜12を形成する。ついで、フォトエツチング等圧よ
り素子活性領域となるシリコンウェーハ11表面を露出
するようにフィールド酸化シリコン膜12を選択除去す
る(第4図)。
表面が露出するシリコンウェーハ11にゲート酸化シリ
コン膜13を100OA程度形成しく第5図)、ついで
、ディプリーションタイプのMO8形トランジスタを形
成するため、その個所にシリコンウェーハ11とは反対
導電型の不純物をイオン打ち込みしてそれらのチャンネ
ル領域にシリコンウェーハ11とは反対導電型の領域1
1aを形成する。たとえば、シリコンウェーハ11が、
P型溝電型の場合には、リン等のN型導電型の不純物を
フォトレジストなどをマスクとして選択的にディプリー
ションタイプのMQS形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ11に拡散してN
型層11aを形成する。クリコンウェーハ11としてN
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはボロン等のP型溝電型のものを使用し
て、P型層11aを形成すればよい。このディプリーシ
ョンタイプのMQS形トランジスタQ、!D。
コン膜13を100OA程度形成しく第5図)、ついで
、ディプリーションタイプのMO8形トランジスタを形
成するため、その個所にシリコンウェーハ11とは反対
導電型の不純物をイオン打ち込みしてそれらのチャンネ
ル領域にシリコンウェーハ11とは反対導電型の領域1
1aを形成する。たとえば、シリコンウェーハ11が、
P型溝電型の場合には、リン等のN型導電型の不純物を
フォトレジストなどをマスクとして選択的にディプリー
ションタイプのMQS形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ11に拡散してN
型層11aを形成する。クリコンウェーハ11としてN
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはボロン等のP型溝電型のものを使用し
て、P型層11aを形成すればよい。このディプリーシ
ョンタイプのMQS形トランジスタQ、!D。
Q+4o、Qtso * Qstp + Qaanは、
ROMの目となるものである。更に全面にCVD法等に
より導電性多結晶シリコン膜14を3500〜5000
A形成する(第6図)。第6図(alに示す破線は、フ
ィールド酸化シリコン膜12とゲート酸化シリコン膜1
3との境界を示すものである。
ROMの目となるものである。更に全面にCVD法等に
より導電性多結晶シリコン膜14を3500〜5000
A形成する(第6図)。第6図(alに示す破線は、フ
ィールド酸化シリコン膜12とゲート酸化シリコン膜1
3との境界を示すものである。
(イ) 多結晶シリコン膜14を選択除去してゲートを
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜13の不要部分を取り除き、その個所のシリコ
ンウェーノ・11表面を露出する(第7図)。このゲー
ト電極ノくターンの多結晶シリコン膜14とこの下のゲ
ート酸化シリコン13゜シリコンウェーノ飄11とによ
り数多くの第1のシリコンゲート型MO8形トランジス
タを構成することができ、それらのトランジスタは一定
間隔をもって行列状に配置するものとする。
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜13の不要部分を取り除き、その個所のシリコ
ンウェーノ・11表面を露出する(第7図)。このゲー
ト電極ノくターンの多結晶シリコン膜14とこの下のゲ
ート酸化シリコン13゜シリコンウェーノ飄11とによ
り数多くの第1のシリコンゲート型MO8形トランジス
タを構成することができ、それらのトランジスタは一定
間隔をもって行列状に配置するものとする。
(つ) ついで、上記第1のMO8O8シトランジス2
間2のシリコンゲート型MO8形トランジスタを設ける
ため、全面に1000λ程度の酸化シリコン膜15を形
成する(第8図)つこの酸化シリコン膜15は、第2の
シリコンゲート型MO8形トランジスタのゲート酸化シ
リコン膜となると共に、第1と第2のトランジスタを電
気絶縁するものでもある。また、第1と第2のトランジ
スタの特性をそろえるために、第1のトランジスタにお
けるゲート酸化シリコン膜13と同程度の膜性並びに膜
厚をもって形成すると共に第1と第2のトランジスタを
十分に電気的分離するに必要な膜厚を選定する。なお1
図にお〜・て2点鎖線をま、多結晶シリコン膜13の境
界線を示すものである。
間2のシリコンゲート型MO8形トランジスタを設ける
ため、全面に1000λ程度の酸化シリコン膜15を形
成する(第8図)つこの酸化シリコン膜15は、第2の
シリコンゲート型MO8形トランジスタのゲート酸化シ
リコン膜となると共に、第1と第2のトランジスタを電
気絶縁するものでもある。また、第1と第2のトランジ
スタの特性をそろえるために、第1のトランジスタにお
けるゲート酸化シリコン膜13と同程度の膜性並びに膜
厚をもって形成すると共に第1と第2のトランジスタを
十分に電気的分離するに必要な膜厚を選定する。なお1
図にお〜・て2点鎖線をま、多結晶シリコン膜13の境
界線を示すものである。
に)全面に導電性多結晶シリコン膜16をCVD法等に
より3500〜5000^形成し、第2のシリコンゲー
ト型MO8形トランジスタにおけるゲート1!極パター
ンをフォトエツチング等により形成する(第9図)、、
なお、第10図Iま、第3図に示すROM回路構成にお
けるインデックスを示すものである。
より3500〜5000^形成し、第2のシリコンゲー
ト型MO8形トランジスタにおけるゲート1!極パター
ンをフォトエツチング等により形成する(第9図)、、
なお、第10図Iま、第3図に示すROM回路構成にお
けるインデックスを示すものである。
なお、このROMの目となるディプl」−ジョンタイプ
のMO8形トランジスタにおけるチャンネル領域は、前
記(7)工程(第4図〜第6図)にお(・てシリコンウ
ェーノ・11に不純物を選択的にイオン打ち込みして形
成されているものである。
のMO8形トランジスタにおけるチャンネル領域は、前
記(7)工程(第4図〜第6図)にお(・てシリコンウ
ェーノ・11に不純物を選択的にイオン打ち込みして形
成されているものである。
(イ)ついで2図示しないが全面にノくシペーシ目ン膜
としてのリンシリケートガラス膜を被m″fるう上述し
たように、本発明にかかるROME/DMO8LSIは
、シリコンウェーノー11をスターティングマテリアル
としてその上に導電性多結晶シリコン膜を使用して2層
配線的な形成法により第1と第2のシリコンゲート型M
O8形トランジスタQ+ s〜QS6を行列状に形成し
たものであるため、簡単な製造プロセスをもって極めて
高集積度なものである。たとえば、現状のフォトエツチ
ングによる成形可能な線幅を8μmとすれレイ、8μm
幅の素子活性領域をもって第1および第2のMO8形ト
ランジスタが形成でき、従来のソース、ドレイン拡散層
を有するROME/DMO3LS Iにおいてはそれぞ
れの素子活性領域力′−16μm幅程度以上以上ること
に比較して2倍以上ICチップ面積を小さくすることが
できる。
としてのリンシリケートガラス膜を被m″fるう上述し
たように、本発明にかかるROME/DMO8LSIは
、シリコンウェーノー11をスターティングマテリアル
としてその上に導電性多結晶シリコン膜を使用して2層
配線的な形成法により第1と第2のシリコンゲート型M
O8形トランジスタQ+ s〜QS6を行列状に形成し
たものであるため、簡単な製造プロセスをもって極めて
高集積度なものである。たとえば、現状のフォトエツチ
ングによる成形可能な線幅を8μmとすれレイ、8μm
幅の素子活性領域をもって第1および第2のMO8形ト
ランジスタが形成でき、従来のソース、ドレイン拡散層
を有するROME/DMO3LS Iにおいてはそれぞ
れの素子活性領域力′−16μm幅程度以上以上ること
に比較して2倍以上ICチップ面積を小さくすることが
できる。
本発明はきめて素子寸法の小なるシ1)コンゲート型M
O8形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノS/スメントタイプまたはディ
プリーションタイプのものに構成できるため、ROMと
してもあるいはまた種々の仕様のE/DMOS L S
Iとして高性能かつ高集積度のものをもって種々の態
様のMIS形半導体装置とすることができる。
O8形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノS/スメントタイプまたはディ
プリーションタイプのものに構成できるため、ROMと
してもあるいはまた種々の仕様のE/DMOS L S
Iとして高性能かつ高集積度のものをもって種々の態
様のMIS形半導体装置とすることができる。
なお7、前述した本発明にかかるROME/DMOS
、L S Iの製造プロセス中、多結晶シリコン膜14
をゲート電極パターンにする際の選択エツチング用マス
クとして絶縁膜(酸化シリコン膜等)を使用し、それを
後の工程においてもそのまま残しておくことにより、ゲ
ート電極パターンとしての多結晶シリコン膜14上の絶
縁膜14上の絶縁膜厚(マスクとしての絶縁膜と新らた
に形成した酸化シリコン膜15とを重畳したもの)が大
きくなり、第1と第2のトランジスタ間の寄生容量を小
とすることができる。このように本発明にかかるMIS
形半導体装置は、前述した実施例に限定されず種々の態
様のものに適用することができる。
、L S Iの製造プロセス中、多結晶シリコン膜14
をゲート電極パターンにする際の選択エツチング用マス
クとして絶縁膜(酸化シリコン膜等)を使用し、それを
後の工程においてもそのまま残しておくことにより、ゲ
ート電極パターンとしての多結晶シリコン膜14上の絶
縁膜14上の絶縁膜厚(マスクとしての絶縁膜と新らた
に形成した酸化シリコン膜15とを重畳したもの)が大
きくなり、第1と第2のトランジスタ間の寄生容量を小
とすることができる。このように本発明にかかるMIS
形半導体装置は、前述した実施例に限定されず種々の態
様のものに適用することができる。
【図面の簡単な説明】
第1図ないし第2図(a)〜(c)は従来のHOME/
DMO8LSIにおける回路図およびその構造を示す平
面図と縦断面図、第3図は本発明の一実施例であるRO
ME/DMosLs■の一部における回路♀、第4図(
a)〜(clないし第10図1a)〜(clは本発明の
一実施例であるROME/DMO8LSIおよびその製
法を工程順に示す平面図゛と縦断面図である。 1.11・・・シリコンウェーハ、2,13.15・・
・ゲート酸化シリコン膜、−3、、14、16・・・ゲ
ート電極用多結昌シリコン膜、4・・・N+Wi、5・
・・N型層、6.12・・・フィールド酸化シリコン膜
、11a・・・シリコンウェーハ11とは反対導電型の
領域。 第 1 図 第 3 図 第 2 図 とc) B−(°) 第 4 図 (L) (b) 第 5 図 (、:L> tゴー](′) −(b) /、9 第 6 図 (“)(・。 (b) 第 7 図 (0−) (jつ 第 8 図 (C) (り 第 9 図 Ca−) B−!(C) (幻 第101 ((2,> (b) 322−
DMO8LSIにおける回路図およびその構造を示す平
面図と縦断面図、第3図は本発明の一実施例であるRO
ME/DMosLs■の一部における回路♀、第4図(
a)〜(clないし第10図1a)〜(clは本発明の
一実施例であるROME/DMO8LSIおよびその製
法を工程順に示す平面図゛と縦断面図である。 1.11・・・シリコンウェーハ、2,13.15・・
・ゲート酸化シリコン膜、−3、、14、16・・・ゲ
ート電極用多結昌シリコン膜、4・・・N+Wi、5・
・・N型層、6.12・・・フィールド酸化シリコン膜
、11a・・・シリコンウェーハ11とは反対導電型の
領域。 第 1 図 第 3 図 第 2 図 とc) B−(°) 第 4 図 (L) (b) 第 5 図 (、:L> tゴー](′) −(b) /、9 第 6 図 (“)(・。 (b) 第 7 図 (0−) (jつ 第 8 図 (C) (り 第 9 図 Ca−) B−!(C) (幻 第101 ((2,> (b) 322−
Claims (1)
- 1、半導体基板表面に設定された素子活性領域上を第1
絶縁膜を介して横切るように延長形成された第1導電体
層と、上記素子活性領域上を第2絶縁膜を介して横切る
ように延長形成されかつ上記素子活性領域上において上
記第1導電体層の少なくとも一部と重なるように形成さ
れた第2導体層とを少なくとも備え、上記素子活性領域
上の上記第1及び第2導電体層のそれぞれをMIS形ト
ランジスタのゲート電極とすることによって直列接続さ
れたMIS形トランジスタを形成し、上記直列接続され
たMIS形トランジスタの一部をディプリーションタイ
プとなし残りのものをエンハンスメントタイプとなして
なるMIS形半導体装置の製造法であって、上記素子活
性領域表面に第1絶縁膜を形成した後上記第1導電体層
を形成し、上記第1絶縁膜のうちの上記第1導電体層に
よって覆われていない部分を除去した後上記素子活性領
域宍面に第2絶縁膜を形成し、その後上記第2導電体層
を形成することを特徴とするMIS形半導体装置の製造
法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Mis形半導体装置の製造法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Mis形半導体装置の製造法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP51100611A Division JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Mis形半導体装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5980963A true JPS5980963A (ja) | 1984-05-10 |
JPS6028145B2 JPS6028145B2 (ja) | 1985-07-03 |
Family
ID=15558945
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58153277A Expired JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Mis形半導体装置の製造法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6028145B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
-
1983
- 1983-08-24 JP JP58153277A patent/JPS6028145B2/ja not_active Expired
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
Also Published As
Publication number | Publication date |
---|---|
JPS6028145B2 (ja) | 1985-07-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH1070281A (ja) | 半導体装置およびその製造方法 | |
JPH058583B2 (ja) | ||
JP5010151B2 (ja) | 半導体装置の製造方法 | |
JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
JPH05102439A (ja) | 半導体装置 | |
JP4148615B2 (ja) | 半導体装置の製造方法 | |
JPS5951143B2 (ja) | Mis形半導体装置 | |
US4441941A (en) | Method for manufacturing a semiconductor device employing element isolation using insulating materials | |
KR100268634B1 (ko) | 미세패턴에 적합한 리이드도체를 갖는 soi구조의 반도체장치 | |
JPS5980963A (ja) | Mis形半導体装置の製造法 | |
US20030015751A1 (en) | Semiconductor memory device including memory cells and peripheral circuits and method for manufacturing the same | |
JPS5980962A (ja) | Mis形半導体装置の製法 | |
JPH08130304A (ja) | Mos型半導体装置とその製造方法 | |
JP3703427B2 (ja) | Mos電界効果トランジスタ | |
JPS632365A (ja) | 半導体集積回路の製造方法 | |
JP2004296883A (ja) | 半導体装置とその製造方法 | |
JPS61220454A (ja) | 半導体集積回路装置の製造方法 | |
KR100200924B1 (ko) | 활성 영역의 전기적 연결을 위한 반도체 장치의 제조방법 | |
KR970006268B1 (ko) | 반도체 모스펫(mosfet) 제조방법 | |
JP2830089B2 (ja) | 半導体集積回路の製造方法 | |
JPH05145023A (ja) | 半導体装置 | |
JPH09129884A (ja) | Soi型薄膜電界効果トランジスタ及びその製造方法 | |
JPS59188973A (ja) | Mos型半導体装置およびその製造方法 | |
JPH09219493A (ja) | 抵抗素子及びこの製造方法並びにそれが集積された半導体装置 | |
JPH02213164A (ja) | 半導体集積回路の製造方法 |