JPS5980963A - Ｍｉｓ形半導体装置の製造法 - Google Patents
Ｍｉｓ形半導体装置の製造法Info
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- JPS5980963A JPS5980963A JP58153277A JP15327783A JPS5980963A JP S5980963 A JPS5980963 A JP S5980963A JP 58153277 A JP58153277 A JP 58153277A JP 15327783 A JP15327783 A JP 15327783A JP S5980963 A JPS5980963 A JP S5980963A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、ＭＩＳ形半導体装置の製造法に関する。さら
に詳しくは、新規なＲＯＭ（リードオンリメモリ）回路
を具備する高集積度のＥ／ＤＭ ｌ５ＬＳＩの製造法に
関する。
に詳しくは、新規なＲＯＭ（リードオンリメモリ）回路
を具備する高集積度のＥ／ＤＭ ｌ５ＬＳＩの製造法に
関する。
情報処理分野に適用されるＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
ＭＩＳＬＳＩには、信頼度の向上およびコストの低減そ
れに高速動作等のために集積度の高いものが要求されて
いる。
従来、この種の高集積度のＲＯＭ回路を具備するＥ／Ｄ
ＭＩＳＬＳ■（以下、ＲＯＭＥ／ＤＭＩＳＬＳＩと略記
する）は、第１図並びに第２図（ａ）〜（Ｃ）に示すよ
うに、行列状に配置したＭＩＳ形トランジスタＱ、１〜
Ｑ８．におけるその一部をディプリーションタイプ（Ｑ
ｌｌｏ ＋ ＱｔｓＤ＋ Ｑｔｔｏ ＋ Ｑ３ＢＴ））
となし、残りのものをエンハンスメントタイプ（Ｑｌ
２ Ｅ ＩＱ□ｇ ＋ ＱｔｓＥ＋ Ｑ８１Ｅ ｒ Ｑ
８２Ｅ ）となしたものである。なお、第１図において
、Ｘ、〜Ｘ３は出力信号用配線、Ｙ、〜Ｙ３はアドレス
配線である。
ＭＩＳＬＳ■（以下、ＲＯＭＥ／ＤＭＩＳＬＳＩと略記
する）は、第１図並びに第２図（ａ）〜（Ｃ）に示すよ
うに、行列状に配置したＭＩＳ形トランジスタＱ、１〜
Ｑ８．におけるその一部をディプリーションタイプ（Ｑ
ｌｌｏ ＋ ＱｔｓＤ＋ Ｑｔｔｏ ＋ Ｑ３ＢＴ））
となし、残りのものをエンハンスメントタイプ（Ｑｌ
２ Ｅ ＩＱ□ｇ ＋ ＱｔｓＥ＋ Ｑ８１Ｅ ｒ Ｑ
８２Ｅ ）となしたものである。なお、第１図において
、Ｘ、〜Ｘ３は出力信号用配線、Ｙ、〜Ｙ３はアドレス
配線である。
そして、このＲＯＭＥ／ＤＭＩＳＬＳＩは、第２図（ａ
）に平面図を、同図（ｂｌに同図（ａｌにおけるＡＡ矢
視縦断面図を、同図＋ＣＩ Ｋ同図（ａ）ＫおけるＢＢ
’矢視縦断面図を示すように、シリコン基板１上にゲー
ト酸化シリコン膜２を介在して形成した導電性多結晶シ
リコン膜３からなるゲート電極を有し、このゲート電極
パターンによるセルフアライメント方式により製作した
Ｎ＋型層４をソースまたはドレインとする構造のもので
ある。同図において、ゲート電極下のＮ型層５は、ディ
プリーションタイプのＭＩＳ形トランジスタにおける拡
散層であり、６は、フィールド酸化シリコン膜である。
）に平面図を、同図（ｂｌに同図（ａｌにおけるＡＡ矢
視縦断面図を、同図＋ＣＩ Ｋ同図（ａ）ＫおけるＢＢ
’矢視縦断面図を示すように、シリコン基板１上にゲー
ト酸化シリコン膜２を介在して形成した導電性多結晶シ
リコン膜３からなるゲート電極を有し、このゲート電極
パターンによるセルフアライメント方式により製作した
Ｎ＋型層４をソースまたはドレインとする構造のもので
ある。同図において、ゲート電極下のＮ型層５は、ディ
プリーションタイプのＭＩＳ形トランジスタにおける拡
散層であり、６は、フィールド酸化シリコン膜である。
この種のＲＯＭＥ／ＤＭＯ８ＬＳ Ｉは、その構造上、
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱ、。
素子寸法を可及的小となし高集積度のものであるが、そ
れぞれのＭＩＳ形トランジスタＱ、。
〜ＱＣｍにおけるソースまたはドレインとなるＮ＋型層
４をシリコン基板１表面に形成するものであるため、横
方向素子寸法がかなり大きくなり多ビットのＲＱＭＥ／
ＤＭＩＳＬＳＩを得るにはチップサイズが大きくなるも
のである。
４をシリコン基板１表面に形成するものであるため、横
方向素子寸法がかなり大きくなり多ビットのＲＱＭＥ／
ＤＭＩＳＬＳＩを得るにはチップサイズが大きくなるも
のである。
それゆえ、本発明の目的は、新規な構造を有し、極めて
素子寸法の小なるＲＱＭＥ／ＤＭＩＳＬＳＩ等のＭＩＳ
形半導体装置の製造法を提供することにある。
素子寸法の小なるＲＱＭＥ／ＤＭＩＳＬＳＩ等のＭＩＳ
形半導体装置の製造法を提供することにある。
本発明においては、半導体基板表面の一部に第１絶縁膜
を介在して第１ゲート電極を有する第１Ｍｌ５形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第１Ｍｌ５形トランジスタにおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第２絶縁膜と、それぞれの前記第１ＭＩ
Ｓ形トランジスタ間における半導体基板上に第２絶縁
膜を介在して第２ゲート電極を設けてなる第２Ｍｌ５形
トランジスタが１個ずつそれぞれの前記第１Ｍｌ５形ト
ランジスタ間に設けられているものとからなり、前記第
１または第２のＭＩＳ形トランジスタの一部をディプリ
ーションタイプとなし、残りのものをエンハンスメント
タイプとなしてなるＭＩＳ形半導体装置の製造法であっ
て上記第１絶縁膜上に第１ゲート電極を形成した後、上
記第１ゲート電極罠よって覆われていない第１絶縁膜を
除去し、次に半導体基板表面に第２絶縁膜を形成し、し
かる後第２ゲート電極を形成する。
を介在して第１ゲート電極を有する第１Ｍｌ５形トラン
ジスタが一定間隔をもって行列状に複数個設けられてい
るものと、第１Ｍｌ５形トランジスタにおけるゲート電
極全面および表面が露出している前記半導体基板全面に
設けられている第２絶縁膜と、それぞれの前記第１ＭＩ
Ｓ形トランジスタ間における半導体基板上に第２絶縁
膜を介在して第２ゲート電極を設けてなる第２Ｍｌ５形
トランジスタが１個ずつそれぞれの前記第１Ｍｌ５形ト
ランジスタ間に設けられているものとからなり、前記第
１または第２のＭＩＳ形トランジスタの一部をディプリ
ーションタイプとなし、残りのものをエンハンスメント
タイプとなしてなるＭＩＳ形半導体装置の製造法であっ
て上記第１絶縁膜上に第１ゲート電極を形成した後、上
記第１ゲート電極罠よって覆われていない第１絶縁膜を
除去し、次に半導体基板表面に第２絶縁膜を形成し、し
かる後第２ゲート電極を形成する。
以下、本発明の一実施例であるＲＯＭ Ｅ／Ｄ ＭＯ８
ＬＳ Ｉおよびその製法を具体的に説明する。
ＬＳ Ｉおよびその製法を具体的に説明する。
本発明にかかるＲＱＭＥ／ＤＭＯ８ＬＳ Ｉの主なる特
徴は、ＭＱＳＬＳＩにおける多層配線技術を流用して極
めて高集積度にＭＯ８形トランジスタを行列状に配置し
てなり、ＲＯＭの目となる個所のエンハンスメントタイ
プＭＱＳ形トランジスタにおけるチャンネル領域に基板
とは反対導電型の不純物をイオン打ち込みして、そのト
ランジスタをディプリーションタイプのものに化成した
ものである。
徴は、ＭＱＳＬＳＩにおける多層配線技術を流用して極
めて高集積度にＭＯ８形トランジスタを行列状に配置し
てなり、ＲＯＭの目となる個所のエンハンスメントタイ
プＭＱＳ形トランジスタにおけるチャンネル領域に基板
とは反対導電型の不純物をイオン打ち込みして、そのト
ランジスタをディプリーションタイプのものに化成した
ものである。
そして、それぞれのＭＱＳ形トランジスタにおけるゲー
ト電極間隔を可及的に小とし、従来のこの種のＲＯＭＭ
Ｏ８ＬＳ Ｉに比較して２倍程度の高集積度を達成する
構造のものである。
ト電極間隔を可及的に小とし、従来のこの種のＲＯＭＭ
Ｏ８ＬＳ Ｉに比較して２倍程度の高集積度を達成する
構造のものである。
なお、第３図は、本発明ＫかかるＲＱＭ回路の一部を示
す略図であり、Ｘ、〜Ｘ、は出力信号用配線、Ｙ１〜Ｙ
６はアドレス配線、Ｑ、１〜Ｑ、６はシリコンゲート型
ＭＯ８形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
す略図であり、Ｘ、〜Ｘ、は出力信号用配線、Ｙ１〜Ｙ
６はアドレス配線、Ｑ、１〜Ｑ、６はシリコンゲート型
ＭＯ８形トランジスタを示し、それに付加されているイ
ンデックスＤはディプリーションタイプを示し、インデ
ックスＥはエンハンスメントタイプを示すものである。
さて、本発明にかかるＲＱＭＥ／ＤＭＯ８ＬＳＩおよび
その製法を工程順に図面を用いて詳述する。
その製法を工程順に図面を用いて詳述する。
（支） Ｐ型またはＮ型の導電型を有するシリコンウェ
ーハ１１をスターティングマテリアルとして用意し、こ
の全面を熱酸化して１μｍ程度のフィールド酸化シリコ
ン膜１２を形成する。ついで、フォトエツチング等圧よ
り素子活性領域となるシリコンウェーハ１１表面を露出
するようにフィールド酸化シリコン膜１２を選択除去す
る（第４図）。
ーハ１１をスターティングマテリアルとして用意し、こ
の全面を熱酸化して１μｍ程度のフィールド酸化シリコ
ン膜１２を形成する。ついで、フォトエツチング等圧よ
り素子活性領域となるシリコンウェーハ１１表面を露出
するようにフィールド酸化シリコン膜１２を選択除去す
る（第４図）。
表面が露出するシリコンウェーハ１１にゲート酸化シリ
コン膜１３を１００ＯＡ程度形成しく第５図）、ついで
、ディプリーションタイプのＭＯ８形トランジスタを形
成するため、その個所にシリコンウェーハ１１とは反対
導電型の不純物をイオン打ち込みしてそれらのチャンネ
ル領域にシリコンウェーハ１１とは反対導電型の領域１
１ａを形成する。たとえば、シリコンウェーハ１１が、
Ｐ型溝電型の場合には、リン等のＮ型導電型の不純物を
フォトレジストなどをマスクとして選択的にディプリー
ションタイプのＭＱＳ形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ１１に拡散してＮ
型層１１ａを形成する。クリコンウェーハ１１としてＮ
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはボロン等のＰ型溝電型のものを使用し
て、Ｐ型層１１ａを形成すればよい。このディプリーシ
ョンタイプのＭＱＳ形トランジスタＱ、！Ｄ。
コン膜１３を１００ＯＡ程度形成しく第５図）、ついで
、ディプリーションタイプのＭＯ８形トランジスタを形
成するため、その個所にシリコンウェーハ１１とは反対
導電型の不純物をイオン打ち込みしてそれらのチャンネ
ル領域にシリコンウェーハ１１とは反対導電型の領域１
１ａを形成する。たとえば、シリコンウェーハ１１が、
Ｐ型溝電型の場合には、リン等のＮ型導電型の不純物を
フォトレジストなどをマスクとして選択的にディプリー
ションタイプのＭＱＳ形トランジスタのチャンネル領域
にイオン打ち込みし、後の熱処理によって、イオン打ち
込みされた不純物をシリコンウェーハ１１に拡散してＮ
型層１１ａを形成する。クリコンウェーハ１１としてＮ
型導電型のものを使用する場合には、イオン打ち込みす
る不純物としてはボロン等のＰ型溝電型のものを使用し
て、Ｐ型層１１ａを形成すればよい。このディプリーシ
ョンタイプのＭＱＳ形トランジスタＱ、！Ｄ。
Ｑ＋４ｏ、Ｑｔｓｏ ＊ Ｑｓｔｐ ＋ Ｑａａｎは、
ＲＯＭの目となるものである。更に全面にＣＶＤ法等に
より導電性多結晶シリコン膜１４を３５００〜５０００
Ａ形成する（第６図）。第６図（ａｌに示す破線は、フ
ィールド酸化シリコン膜１２とゲート酸化シリコン膜１
３との境界を示すものである。
ＲＯＭの目となるものである。更に全面にＣＶＤ法等に
より導電性多結晶シリコン膜１４を３５００〜５０００
Ａ形成する（第６図）。第６図（ａｌに示す破線は、フ
ィールド酸化シリコン膜１２とゲート酸化シリコン膜１
３との境界を示すものである。
（イ） 多結晶シリコン膜１４を選択除去してゲートを
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜１３の不要部分を取り除き、その個所のシリコ
ンウェーノ・１１表面を露出する（第７図）。このゲー
ト電極ノくターンの多結晶シリコン膜１４とこの下のゲ
ート酸化シリコン１３゜シリコンウェーノ飄１１とによ
り数多くの第１のシリコンゲート型ＭＯ８形トランジス
タを構成することができ、それらのトランジスタは一定
間隔をもって行列状に配置するものとする。
極パターンを形成し、これをマスクとしてゲート酸化シ
リコン膜１３の不要部分を取り除き、その個所のシリコ
ンウェーノ・１１表面を露出する（第７図）。このゲー
ト電極ノくターンの多結晶シリコン膜１４とこの下のゲ
ート酸化シリコン１３゜シリコンウェーノ飄１１とによ
り数多くの第１のシリコンゲート型ＭＯ８形トランジス
タを構成することができ、それらのトランジスタは一定
間隔をもって行列状に配置するものとする。
（つ） ついで、上記第１のＭＯ８Ｏ８シトランジス２
間２のシリコンゲート型ＭＯ８形トランジスタを設ける
ため、全面に１０００λ程度の酸化シリコン膜１５を形
成する（第８図）つこの酸化シリコン膜１５は、第２の
シリコンゲート型ＭＯ８形トランジスタのゲート酸化シ
リコン膜となると共に、第１と第２のトランジスタを電
気絶縁するものでもある。また、第１と第２のトランジ
スタの特性をそろえるために、第１のトランジスタにお
けるゲート酸化シリコン膜１３と同程度の膜性並びに膜
厚をもって形成すると共に第１と第２のトランジスタを
十分に電気的分離するに必要な膜厚を選定する。なお１
図にお〜・て２点鎖線をま、多結晶シリコン膜１３の境
界線を示すものである。
間２のシリコンゲート型ＭＯ８形トランジスタを設ける
ため、全面に１０００λ程度の酸化シリコン膜１５を形
成する（第８図）つこの酸化シリコン膜１５は、第２の
シリコンゲート型ＭＯ８形トランジスタのゲート酸化シ
リコン膜となると共に、第１と第２のトランジスタを電
気絶縁するものでもある。また、第１と第２のトランジ
スタの特性をそろえるために、第１のトランジスタにお
けるゲート酸化シリコン膜１３と同程度の膜性並びに膜
厚をもって形成すると共に第１と第２のトランジスタを
十分に電気的分離するに必要な膜厚を選定する。なお１
図にお〜・て２点鎖線をま、多結晶シリコン膜１３の境
界線を示すものである。
に）全面に導電性多結晶シリコン膜１６をＣＶＤ法等に
より３５００〜５０００＾形成し、第２のシリコンゲー
ト型ＭＯ８形トランジスタにおけるゲート１！極パター
ンをフォトエツチング等により形成する（第９図）、、
なお、第１０図Ｉま、第３図に示すＲＯＭ回路構成にお
けるインデックスを示すものである。
より３５００〜５０００＾形成し、第２のシリコンゲー
ト型ＭＯ８形トランジスタにおけるゲート１！極パター
ンをフォトエツチング等により形成する（第９図）、、
なお、第１０図Ｉま、第３図に示すＲＯＭ回路構成にお
けるインデックスを示すものである。
なお、このＲＯＭの目となるディプｌ」−ジョンタイプ
のＭＯ８形トランジスタにおけるチャンネル領域は、前
記（７）工程（第４図〜第６図）にお（・てシリコンウ
ェーノ・１１に不純物を選択的にイオン打ち込みして形
成されているものである。
のＭＯ８形トランジスタにおけるチャンネル領域は、前
記（７）工程（第４図〜第６図）にお（・てシリコンウ
ェーノ・１１に不純物を選択的にイオン打ち込みして形
成されているものである。
（イ）ついで２図示しないが全面にノくシペーシ目ン膜
としてのリンシリケートガラス膜を被ｍ″ｆるう上述し
たように、本発明にかかるＲＯＭＥ／ＤＭＯ８ＬＳＩは
、シリコンウェーノー１１をスターティングマテリアル
としてその上に導電性多結晶シリコン膜を使用して２層
配線的な形成法により第１と第２のシリコンゲート型Ｍ
Ｏ８形トランジスタＱ＋ ｓ〜ＱＳ６を行列状に形成し
たものであるため、簡単な製造プロセスをもって極めて
高集積度なものである。たとえば、現状のフォトエツチ
ングによる成形可能な線幅を８μｍとすれレイ、８μｍ
幅の素子活性領域をもって第１および第２のＭＯ８形ト
ランジスタが形成でき、従来のソース、ドレイン拡散層
を有するＲＯＭＥ／ＤＭＯ３ＬＳ Ｉにおいてはそれぞ
れの素子活性領域力′−１６μｍ幅程度以上以上ること
に比較して２倍以上ＩＣチップ面積を小さくすることが
できる。
としてのリンシリケートガラス膜を被ｍ″ｆるう上述し
たように、本発明にかかるＲＯＭＥ／ＤＭＯ８ＬＳＩは
、シリコンウェーノー１１をスターティングマテリアル
としてその上に導電性多結晶シリコン膜を使用して２層
配線的な形成法により第１と第２のシリコンゲート型Ｍ
Ｏ８形トランジスタＱ＋ ｓ〜ＱＳ６を行列状に形成し
たものであるため、簡単な製造プロセスをもって極めて
高集積度なものである。たとえば、現状のフォトエツチ
ングによる成形可能な線幅を８μｍとすれレイ、８μｍ
幅の素子活性領域をもって第１および第２のＭＯ８形ト
ランジスタが形成でき、従来のソース、ドレイン拡散層
を有するＲＯＭＥ／ＤＭＯ３ＬＳ Ｉにおいてはそれぞ
れの素子活性領域力′−１６μｍ幅程度以上以上ること
に比較して２倍以上ＩＣチップ面積を小さくすることが
できる。
本発明はきめて素子寸法の小なるシ１）コンゲート型Ｍ
Ｏ８形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノＳ／スメントタイプまたはディ
プリーションタイプのものに構成できるため、ＲＯＭと
してもあるいはまた種々の仕様のＥ／ＤＭＯＳ Ｌ Ｓ
Ｉとして高性能かつ高集積度のものをもって種々の態
様のＭＩＳ形半導体装置とすることができる。
Ｏ８形トランジスタをそれぞれの離間距離を可及的小に
して行列状に配置したものであり、しかもそれらの任意
のトランジスタをエンノＳ／スメントタイプまたはディ
プリーションタイプのものに構成できるため、ＲＯＭと
してもあるいはまた種々の仕様のＥ／ＤＭＯＳ Ｌ Ｓ
Ｉとして高性能かつ高集積度のものをもって種々の態
様のＭＩＳ形半導体装置とすることができる。
なお７、前述した本発明にかかるＲＯＭＥ／ＤＭＯＳ
、Ｌ Ｓ Ｉの製造プロセス中、多結晶シリコン膜１４
をゲート電極パターンにする際の選択エツチング用マス
クとして絶縁膜（酸化シリコン膜等）を使用し、それを
後の工程においてもそのまま残しておくことにより、ゲ
ート電極パターンとしての多結晶シリコン膜１４上の絶
縁膜１４上の絶縁膜厚（マスクとしての絶縁膜と新らた
に形成した酸化シリコン膜１５とを重畳したもの）が大
きくなり、第１と第２のトランジスタ間の寄生容量を小
とすることができる。このように本発明にかかるＭＩＳ
形半導体装置は、前述した実施例に限定されず種々の態
様のものに適用することができる。
、Ｌ Ｓ Ｉの製造プロセス中、多結晶シリコン膜１４
をゲート電極パターンにする際の選択エツチング用マス
クとして絶縁膜（酸化シリコン膜等）を使用し、それを
後の工程においてもそのまま残しておくことにより、ゲ
ート電極パターンとしての多結晶シリコン膜１４上の絶
縁膜１４上の絶縁膜厚（マスクとしての絶縁膜と新らた
に形成した酸化シリコン膜１５とを重畳したもの）が大
きくなり、第１と第２のトランジスタ間の寄生容量を小
とすることができる。このように本発明にかかるＭＩＳ
形半導体装置は、前述した実施例に限定されず種々の態
様のものに適用することができる。
【図面の簡単な説明】
第１図ないし第２図（ａ）〜（ｃ）は従来のＨＯＭＥ／
ＤＭＯ８ＬＳＩにおける回路図およびその構造を示す平
面図と縦断面図、第３図は本発明の一実施例であるＲＯ
ＭＥ／ＤＭｏｓＬｓ■の一部における回路♀、第４図（
ａ）〜（ｃｌないし第１０図１ａ）〜（ｃｌは本発明の
一実施例であるＲＯＭＥ／ＤＭＯ８ＬＳＩおよびその製
法を工程順に示す平面図゛と縦断面図である。 １．１１・・・シリコンウェーハ、２，１３．１５・・
・ゲート酸化シリコン膜、−３、、１４、１６・・・ゲ
ート電極用多結昌シリコン膜、４・・・Ｎ＋Ｗｉ、５・
・・Ｎ型層、６．１２・・・フィールド酸化シリコン膜
、１１ａ・・・シリコンウェーハ１１とは反対導電型の
領域。 第 １ 図 第 ３ 図 第 ２ 図 とｃ） Ｂ−（°） 第 ４ 図 （Ｌ） （ｂ） 第 ５ 図 （、：Ｌ＞ ｔゴー］（′） −（ｂ） ／、９ 第 ６ 図 （“）（・。 （ｂ） 第 ７ 図 （０−） （ｊつ 第 ８ 図 （Ｃ） （り 第 ９ 図 Ｃａ−） Ｂ−！（Ｃ） （幻 第１０１ （（２，＞ （ｂ） ３２２−
ＤＭＯ８ＬＳＩにおける回路図およびその構造を示す平
面図と縦断面図、第３図は本発明の一実施例であるＲＯ
ＭＥ／ＤＭｏｓＬｓ■の一部における回路♀、第４図（
ａ）〜（ｃｌないし第１０図１ａ）〜（ｃｌは本発明の
一実施例であるＲＯＭＥ／ＤＭＯ８ＬＳＩおよびその製
法を工程順に示す平面図゛と縦断面図である。 １．１１・・・シリコンウェーハ、２，１３．１５・・
・ゲート酸化シリコン膜、−３、、１４、１６・・・ゲ
ート電極用多結昌シリコン膜、４・・・Ｎ＋Ｗｉ、５・
・・Ｎ型層、６．１２・・・フィールド酸化シリコン膜
、１１ａ・・・シリコンウェーハ１１とは反対導電型の
領域。 第 １ 図 第 ３ 図 第 ２ 図 とｃ） Ｂ−（°） 第 ４ 図 （Ｌ） （ｂ） 第 ５ 図 （、：Ｌ＞ ｔゴー］（′） −（ｂ） ／、９ 第 ６ 図 （“）（・。 （ｂ） 第 ７ 図 （０−） （ｊつ 第 ８ 図 （Ｃ） （り 第 ９ 図 Ｃａ−） Ｂ−！（Ｃ） （幻 第１０１ （（２，＞ （ｂ） ３２２−
Claims (1)
- １、半導体基板表面に設定された素子活性領域上を第１
絶縁膜を介して横切るように延長形成された第１導電体
層と、上記素子活性領域上を第２絶縁膜を介して横切る
ように延長形成されかつ上記素子活性領域上において上
記第１導電体層の少なくとも一部と重なるように形成さ
れた第２導体層とを少なくとも備え、上記素子活性領域
上の上記第１及び第２導電体層のそれぞれをＭＩＳ形ト
ランジスタのゲート電極とすることによって直列接続さ
れたＭＩＳ形トランジスタを形成し、上記直列接続され
たＭＩＳ形トランジスタの一部をディプリーションタイ
プとなし残りのものをエンハンスメントタイプとなして
なるＭＩＳ形半導体装置の製造法であって、上記素子活
性領域表面に第１絶縁膜を形成した後上記第１導電体層
を形成し、上記第１絶縁膜のうちの上記第１導電体層に
よって覆われていない部分を除去した後上記素子活性領
域宍面に第２絶縁膜を形成し、その後上記第２導電体層
を形成することを特徴とするＭＩＳ形半導体装置の製造
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58153277A JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51100611A Division JPS5951143B2 (ja) | 1976-08-25 | 1976-08-25 | Ｍｉｓ形半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980963A true JPS5980963A (ja) | 1984-05-10 |
| JPS6028145B2 JPS6028145B2 (ja) | 1985-07-03 |
Family
ID=15558945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58153277A Expired JPS6028145B2 (ja) | 1983-08-24 | 1983-08-24 | Ｍｉｓ形半導体装置の製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6028145B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
-
1983
- 1983-08-24 JP JP58153277A patent/JPS6028145B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4864889A (ja) * | 1971-12-08 | 1973-09-07 | ||
| JPS4990886A (ja) * | 1972-12-28 | 1974-08-30 | ||
| JPS5131180A (ja) * | 1974-09-11 | 1976-03-17 | Hitachi Ltd |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5200355A (en) * | 1990-12-10 | 1993-04-06 | Samsung Electronics Co., Ltd. | Method for manufacturing a mask read only memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6028145B2 (ja) | 1985-07-03 |
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