JPS5979561A - 半導体装置 - Google Patents

半導体装置

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JPS5979561A
JPS5979561A JP57189005A JP18900582A JPS5979561A JP S5979561 A JPS5979561 A JP S5979561A JP 57189005 A JP57189005 A JP 57189005A JP 18900582 A JP18900582 A JP 18900582A JP S5979561 A JPS5979561 A JP S5979561A
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JP
Japan
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chip
mounting plate
gaas
bump electrodes
semiconductor device
Prior art date
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Pending
Application number
JP57189005A
Other languages
English (en)
Inventor
Shigeo Kubo
久保　重雄
Kazumichi Sakamoto
坂本　和道
Yasuo Taira
平　保夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
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Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
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Publication of JPS5979561A publication Critical patent/JPS5979561A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本兄明は半導体装置、特にＧａＡ９ショットキ障壁ゲー
ト電界効果トランジスタ（以下早にＧａＡｓＦＥＴと称
丁。）に関する。
低雑音かつ曖れた高周波特性を有するマイクロ波トラン
ジスタどして、ＧａＡｓＦＥＴが知られて込るが、この
ＧａＡｓ　Ｆ　Ｅ　Ｔにあっても静電破壊防止がＭ要と
なってさている。このため、ＧａＡｓＦＢＴのゲートと
ソース間に保護ダイオードを組み込んで静電破壊強度を
向上する方法が考えられるが、ＧａＡＳチップの表層部
に直接ｐｎ接合からなるダイオード全形成することは、
Ｇ　ａＡ９が拡散処理等における処理湛度に耐えられな
りことから困難であるため、従来のｇｌ：護ダイオード
付ＧａＡｓＦＥＴＫあっては、独立した保護ダイオード
チップを・パンケージ内に配設するとともに、所定部分
のワイヤ（導線）による接続を行なうことによって静電
破壊を防止している。
前記保腹ダイオードテノグはシリコン（Ｓｌ）チップか
らなシ、パンケージの略中矢部に位置するチップ取付板
上ｉｃ　ＧａＡｓ　Ｆ　Ｅ　Ｔテンプと並んで取９付け
ら扛ている。七して、両チップの上面に設けπ各電極と
、これに対応する複数のリードの内端とはワイヤ（導線
）で接続されている。ＩＪ−ドはその内端全前記テンプ
取付板の絢辺に１互せるとともに、内端部分はノくソケ
ージで被われ、タト端がパッケージから突出するように
なっている。
しかし、このような構造ではつぎの工うな多くの欠点が
ある。
（１）、チップ取付板にＢＧａＡθＦＥＴＧａＡｓＦＥ
Ｔテンプの２つのチップを取９付けるため、チップ。
取付板が太きくなバ小型化が図れない。ｌた、チップ板
の大型化の一因としては、チンツブを固定する除用いる
コレットが、先に固定したチンツブに接触しないように
、両チップの間隔を犬さくすることにもおる。
（２）、ＧａＡＢは４００℃前後以上の高温に対しては
八〇の遊離が起きるため、高温下での取り扱いはできな
い。したがって、ＧａＡｓＦＥＴテンプはＡｇペースト
のような低温下での接着ができる接合材を用いてチップ
取付板に固定するが、ＡｇペーストはＧａＡｓ　Ｆ　Ｅ
　Ｔチップ取付板の押圧力によってチップの周囲に喰み
出して盛り土シ易い。このため、チップ全保持するコレ
ットの先端等にＡｇペーストが付着することになる。コ
レットの先端へのＡｇペーストの付着は、チップ吸着時
にチップ表面にＡｇペーストが付着（７てショート不良
を起丁涼因となシ好しくない。
（３）、各リードとチップの電極とを繋ぐワイヤにその
数か多いことから組立工数か多いとともに、狭い場所に
集中していることから、相互に接触し易く、ショート不
良を起し易い。％に、ノくンケージ全作る際のレジンモ
ールドにあっては、レジンの流れによってアーチ状に張
られたワイヤ力″−動さ、隣接するワイヤと接触し易い
。
（４）、−ｅａＡｓＦＥ　Ｔチップの電極はＡｕ層８　
、　Ｎ　ｉ　。
Ａｕと順次積層され、表面にはＡｕが露出する。
１だ、ワイヤは金線が用いられている。し力１し、電極
に平坦であるため、Ａｕ層にＡｕワイヤ全接続しｆｃｓ
合の接合強度は池の牛導体装置等に採用されているＡｔ
にＡｕワイヤを接続した場合のミ度に比収して弱く、接
合（ボンディング）の１１傾度が低い。
（５）、ワイヤボンディングの自動化の結呆、チップに
は位置認識用のターゲットが必要である。このターゲッ
トの認識は一般に光学的方法で行なわれることから、タ
ーゲットはその周辺に鴫のない領域が必要となる。この
ため、ターゲットはチップの中央のアクティブ領域から
外′ｎた周辺領域に設けられる。したがって、チップサ
イズか大きくなる。ＧａＡｓはＳｌに比較してそのコス
トが大幅に高く、チップの大型化は製品コストの高騰に
繋る。
したがって、本発明の目的は信頼度が冒〈小型テ製造コ
ストが安いＧａＡＢ　Ｆ　Ｆｉ　Ｔ等の牛導体装置全提
供することにある。
以下実施列により本発明全説明する。
第１図は本発明の一実施列ｔｌｃＬるＧａＡ３ＦＥＴの
安部全示す断面図、第２図は同じ（Ｓｉチップの平面図
、第３図は同じ（Ｇ、ＡＢチップの底面図、第４図はＧ
ａＡｓチップの部分断面図、第５図はＧａＡｓ　Ｆ　Ｂ
　Ｔの等価回路図である。
この実施ｌ＋ｕにおけるＧａＡ８Ｆ：Ｂ１１Ｔは第１図
に示すように、レジンからなるパンケージ１から十文字
方間にそれぞれ４本のり一部２を突出名せている。そし
て、１本のリード２の内端ハパッケージ１の中央に位置
し、チップ取付板３全形作っている。このチップ取付板
３の上面にはＡｕ−８ｉ共晶層４全ブｒして支持チップ
となるシリコンチップ（Ｓ１チツプ）５が固定されてｂ
る。
このＳｉチップ５は第４図に示す工うに、ｐ導電型基板
６の一部にｎ導電型拡散領域７を設けるとともに、この
ｎ導電型のアイランドの中央表層部にｐ導屯型拡散佃域
８を形成して、保護ダイオード用ｐｎ接合９′！！−設
けている。このアイランド（ｎ導電型拡散領域７）は第
２図で太さな二点釧巌円で示されている。−ｆた、８１
チツプ５の上面はｐ、ｎ導電型拡散領域８，７の一部の
コンタクト領域を除いて全域が絶縁膜（５ｔＯ２膜）１
０で被われている。そして、この５ｉｏｚ膜ｔｏ上には
第５図に示すＧａＡＢ　Ｆ　Ｅ　Ｔの等価回路図に対応
してアルミニウムからなる配線４ｔｔおよびワイヤボン
ディング用の２つのターゲット１２が設けられでいる。
配線層１１には、ソース（Ｓ）、ドレイン（Ｄ　）　、
’ｙＪ−）　（Ｇ）用のワイヤボンディング用バンド１
３、第３図で示′Ｔ第２の素子全形成した第２チンプと
なるＧａＡｓ’、Ｆ’　ＥＴチップ（ＧａＡ日チップ）
■４のソース、ドレイン、ゲート用のバンプ電極１５に
対応する接合部１６も設けらｎている。また、ゲート接
合部１６に延在する配＆！層ＬＬの一部はコンタクト領
域上に延在してｐ導電型拡散領域８に電気的に接続δｉ
するとともに、ソース用接合部１３の配線層１１はコン
タクト領域上に延在してｎ導電型拡散領域７に℃気的に
接続さｎている。芒らに、７字形お工び逆Ｔ字形のター
ゲノ）１２は光学的方法で誤検出しなめように、線のな
い広い領域（たとえば、１００μｍ口領域）の中央に描
かｎでいる。
一部、前記８１チンプ５上には、第３図に示チェうなシ
ングルゲート構造のＧａＡｓＦＥＴチップ１４が、フェ
イスダウンボンディングによる金あるいは半田からなる
バンプ電極１５によって電気的１機緘的に接続芒ｎてい
る。１ｋ、Ｂ’ｈチップ５のソース用ワイヤボンディン
グバンド１３と、チップ取付板３全兼ねるソースリード
とは、金線からなるワイヤで接続されるとともに、ドレ
インゲート用ワイヤボンデイングパソド１３と、トレイ
ンリード２お工びゲートリードとは金線のワイヤ１７で
接続されている。なお、残りの１本のリードはデュアル
ゲート構造のＧａ’Ａｓ　Ｆ　Ｅ　Ｔチップの場合は第
２のゲート用リードとして使用系れるが、実施列の場合
はシングルゲートであることから使用されない。
このような実施列によれば、Ｓ１チンプ５上にＧａＡＢ
チンプ１４を重ねる構造とすることによって、チップ取
付板３の大＠δ全従来品よりも小さくでさる。これは、
ＧａＡθチップ１４の外周部にターゲット１２およびワ
イヤポンディングパッド１３が現わｎる程度に８１チン
プ５の大きさ全決定子ればよいことによるとともに、両
チング５゜１４は１１ｈ次槓層するように固定する。た
め、従来のようにＧａＡＢチンプ１４を保持したコレッ
トが８１チンプ５に干渉丁゛ることｋＷｅ念する必妥の
ないことによる。したがって、チップ取付板３の小型化
が図れる。
ｌだ、この実施列ではその組立時、Ｓ１チンプ５はＡｕ
−８ｉ共晶層４でチップ取付板３に固定され、Ｃ）ａＡ
　Ｂチップ１４は金るるいは半田からなるバンプ電極１
５を、ｆ’ｉＩ用してフェイスダウンによって８１基板
上例固定するため、従来のようなチップの周囲に盛シ上
って外みｉＴＡｇペーストヲ用いないことから、チップ
全保持するコレント全Ａｇペーストで汚丁こともない。
また、この実施し１」ではワイヤ張り作業は３回で丁み
、従来Ｊ：９も１回乃至２回少なくて丁む。この結果、
作業工数の低減が図れる。１几、ワイヤ１７も９０度間
隔に配列芒れる３本のり一部２に向かって延在するため
、レジンモールド時にもワイヤ１７が相互に接触するこ
ともなくなり、ショート不良の発生が抑えられ、歩留の
同上が図れる。
Ｉた、この実施列では、金のワイヤは強め接合強度を得
ることのでさるアルミニウムのワイヤボンディングバン
ド１３に接合ちれるため、従来の金ワイヤによる金への
接合に比較して接合強度が強くなり、接合の信頼度が向
上する。
２７（、この実施列では材料コストが安い８１チンプ５
にワイヤボンディング用ターゲントｉ設け、ＧａＡＳチ
ンプ１４にはターゲットを設けない。このため、面側な
ＧａＡｓを素材とするＧａＡＢチンプｔ４はターゲント
ヲ設けないことによって小型化できる。したがって、生
産コストの輪減化を図ることができる。
さらＫ、この実施レリでは、Ｓｉチップ５上にＧａＡ３
チップ１４を設けた構造となっているが、８１チンプの
基板はｐ導電型基板６となってソースリードと同電位と
なることから、ソースとゲート間のＭ　ＯＳ容Ｊｔｋ低
く抑えることができる。
なお、本発明は前に実施列に限定さｎない。丁なわち、
ＧａＡｓＦＥＴチップはゲート全２本有するデュアルゲ
ート構造であっても前記実施的同僚の効果を祷ることが
できる。ｌた、池の半導体装置でもよい。
以上のように、本発明に工ｎば、信頼度が冒く小型で製
造コストが安いＧａＡｓ　Ｆ　Ｂ　Ｔ等の半導体装置全
提供することができる。
【図面の簡単な説明】
第１図は本発明の一実施列によるＧａＡｓ　Ｆ　Ｅ　Ｔ
の安部金示テ断面図、 第２図は同じ（Ｓ１テンプの平面図、 第３図は同じ（ＧａＡＢチップの底面図、第４図は同じ
（Ｓｉチンプの部分断面図、第５図は同じ（ＧａＡｓＦ
ＥＴの等価回路図である。 １・・・パフ’ｒ−ジ、２・・・リード、３・・・チッ
プ取付数、５・・・Ｓ１チツプ、６・・・ｐ導電型基板
、７・・・ｎ導電型拡散領域、８・・・ｐ導電型拡散領
域、１１・・・配線層、１２・・・ターゲット、１３・
・・ワイヤボンディングバンド、■４・・・ＧａＡθテ
ップ、１５・・・バング電極、Ｌ６・・・接合部、１７
・・・ワイヤ。 第　　１　　図 第　　２　　図 第　　３　図 ５ 第　　４　　図 第　　５　図

Claims (1)

  1. 【特許請求の範囲】 １、パンケージの中央部に位置するチップ取付板上に、
    第１の素子が形成された第１チツプと第２の素子が形成
    さ扛だ第２チツプとが固定された半導体装置であって、
    前記チップ取付板上には前記第２チンプが固定ちｎかつ
    この第２チツプの所定配線パターン部分には前記第１チ
    ツプが第１チツプの表面に設けられたバンプ電極をブｒ
    して電気的機械的に接続ａれていること全特徴とする半
    導体装置。 ２、前記第２チツプはダイオードが組み込互れたＳ１テ
    ンプであるとともに、第１チツプはＧａＡＳＦＥＴチン
    グとなシ、ＧａＡ３ショントキ障壁ゲート１１Ｌ界効果
    トランジスタとなっていること’１％徴とする特許請求
    の範囲第１項記載の半導体装置。
JP57189005A 1982-10-29 1982-10-29 半導体装置 Pending JPS5979561A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215660A (ja) * 1988-07-01 1990-01-19 Sharp Corp 半導体装置
JPH05109977A (ja) * 1991-10-18 1993-04-30 Mitsubishi Electric Corp 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0215660A (ja) * 1988-07-01 1990-01-19 Sharp Corp 半導体装置
JPH05109977A (ja) * 1991-10-18 1993-04-30 Mitsubishi Electric Corp 半導体装置

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