JPH05109977A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05109977A JPH05109977A JP3270864A JP27086491A JPH05109977A JP H05109977 A JPH05109977 A JP H05109977A JP 3270864 A JP3270864 A JP 3270864A JP 27086491 A JP27086491 A JP 27086491A JP H05109977 A JPH05109977 A JP H05109977A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- semiconductor device
- pads
- pad
- chips
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【目的】 多端子で、回路部分の面積の小さなＩＣチッ
プの空きスペースをなくすとともに、多様な種類のＩＣ
チップからなる半導体装置を得る。 【構成】 ワイヤボンディングパッド１とＩＣチップＡ
を接続するためのパッド２が設けられ、このパッド２上
に貴金属からなるバンプ３をその厚みを１０μｍ以下に
形成したＩＣチップＢと、パッド２に対応するパッド５
が設けられたＩＣチップＡとを有し、ＩＣチップＡのパ
ッド５をバンブ３を介してＩＣチップＢのパッド２に熱
圧着したことを特徴としている。 【効果】 多端子で、かつ回路部分の小さなＩＣチップ
上の空きスペースを効果的になくすことができ、同種，
または異種のＩＣチップの複合化が容易となる。
プの空きスペースをなくすとともに、多様な種類のＩＣ
チップからなる半導体装置を得る。 【構成】 ワイヤボンディングパッド１とＩＣチップＡ
を接続するためのパッド２が設けられ、このパッド２上
に貴金属からなるバンプ３をその厚みを１０μｍ以下に
形成したＩＣチップＢと、パッド２に対応するパッド５
が設けられたＩＣチップＡとを有し、ＩＣチップＡのパ
ッド５をバンブ３を介してＩＣチップＢのパッド２に熱
圧着したことを特徴としている。 【効果】 多端子で、かつ回路部分の小さなＩＣチップ
上の空きスペースを効果的になくすことができ、同種，
または異種のＩＣチップの複合化が容易となる。
Description
【０００１】
【産業上の利用分野】本発明は、多数の入出力ピンを有
するＩＣチップと、回路部分が小さく、空きスペースが
ないパッドサイズを有するＩＣチップとを接続して構成
された半導体装置に関するものである。
するＩＣチップと、回路部分が小さく、空きスペースが
ないパッドサイズを有するＩＣチップとを接続して構成
された半導体装置に関するものである。
【０００２】
【従来の技術】以下では、ＩＣチップとしてグルーロジ
ック（アンド，オア等の基本ロジック）のように、極め
てＩ／Ｏ数の多いゲートアレイ（以下、Ｇ／Ａと記す）
を例にとり、図９（ａ），（ｂ）を参照して説明する。
ゲート数が２〜３Ｋゲートで、Ｉ／Ｏ数が１２０〜１６
０ピンも必要な場合、あるいは将来、設計ルールが０．
６μｍ，０．４μｍとファイン化し、図９（ａ），
（ｂ）に示すように、ロジック部１２が小さくなるとワ
イヤボンディングパッド１１がチップサイズを決定して
しまうため、ＩＣチップＣに空きスペース１３が生じて
しまう。ワイヤボンディングパッド１１は、現状のワイ
ヤボンディング装置のキャピラリの大きさ，位置精度，
チップテストピンの機械的制限等から１００μｍピッチ
程度が限界である。このため、必要な入出力端子数、す
なわち、ワイヤボンディングパッド数が決まると、図９
（ａ）あるいは千鳥状にワイヤボンディングパッド１１
を並べた図９（ｂ）のように、最小のチップサイズが決
定してしまう。図９（ｂ）の千鳥状にワイヤボンディン
グパッド１１を作れば空きスペース１３は大幅に改善で
きるが、フレームへのワイヤボンディングに工夫が必要
となる。いずれにせよ、ワイヤボンディングパッド１１
の１個の大きさが１００μｍの幅程度と、絶対値の制限
をもっているため、図９（ａ），（ｂ）の従来技術で
は、入出力端子数と内部ロジックのサイズの関係でＩＣ
チップＣ内に空きスペース１３ができてしまう場合があ
る。
ック（アンド，オア等の基本ロジック）のように、極め
てＩ／Ｏ数の多いゲートアレイ（以下、Ｇ／Ａと記す）
を例にとり、図９（ａ），（ｂ）を参照して説明する。
ゲート数が２〜３Ｋゲートで、Ｉ／Ｏ数が１２０〜１６
０ピンも必要な場合、あるいは将来、設計ルールが０．
６μｍ，０．４μｍとファイン化し、図９（ａ），
（ｂ）に示すように、ロジック部１２が小さくなるとワ
イヤボンディングパッド１１がチップサイズを決定して
しまうため、ＩＣチップＣに空きスペース１３が生じて
しまう。ワイヤボンディングパッド１１は、現状のワイ
ヤボンディング装置のキャピラリの大きさ，位置精度，
チップテストピンの機械的制限等から１００μｍピッチ
程度が限界である。このため、必要な入出力端子数、す
なわち、ワイヤボンディングパッド数が決まると、図９
（ａ）あるいは千鳥状にワイヤボンディングパッド１１
を並べた図９（ｂ）のように、最小のチップサイズが決
定してしまう。図９（ｂ）の千鳥状にワイヤボンディン
グパッド１１を作れば空きスペース１３は大幅に改善で
きるが、フレームへのワイヤボンディングに工夫が必要
となる。いずれにせよ、ワイヤボンディングパッド１１
の１個の大きさが１００μｍの幅程度と、絶対値の制限
をもっているため、図９（ａ），（ｂ）の従来技術で
は、入出力端子数と内部ロジックのサイズの関係でＩＣ
チップＣ内に空きスペース１３ができてしまう場合があ
る。
【０００３】
【発明が解決しようとする課題】上記従来構造の欠点、
すなわち入出力端子数がＩＣチップＣのロジック回路
（Ｇ／Ａの場合）のサイズに比べて多い場合、あるいは
将来、デザインルールがファイン化してロジック部分が
現在のサイズよりはるかに小さくなった場合、図９
（ａ），（ｂ）に示すようなＩＣチップＣ内に空きスペ
ース１３が生じ、チップコストが低減できなくなる。
すなわち入出力端子数がＩＣチップＣのロジック回路
（Ｇ／Ａの場合）のサイズに比べて多い場合、あるいは
将来、デザインルールがファイン化してロジック部分が
現在のサイズよりはるかに小さくなった場合、図９
（ａ），（ｂ）に示すようなＩＣチップＣ内に空きスペ
ース１３が生じ、チップコストが低減できなくなる。
【０００４】本発明は、上記のような従来の欠点を解決
するためになされたもので、新しいチップ構造と、異種
プロセスのチップの複合化，異種材料のチップの複合化
をはかった半導体装置を得ることを目的とするものであ
る。
するためになされたもので、新しいチップ構造と、異種
プロセスのチップの複合化，異種材料のチップの複合化
をはかった半導体装置を得ることを目的とするものであ
る。
【０００５】
【課題を解決するための手段】本発明に係る半導体装置
は、１つのＩＣチップＡと他のＩＣチップＢの少なくと
も２つのＩＣチップより構成し、ＩＣチップＡはワイヤ
ボンディングパッドよりはるかに小さなパッドをもち、
このパッドとＩＣチップＢの対応するパッドとを、前記
両パッドの一方または双方に形成した貴金属からなるバ
ンプにより熱圧着したものである。
は、１つのＩＣチップＡと他のＩＣチップＢの少なくと
も２つのＩＣチップより構成し、ＩＣチップＡはワイヤ
ボンディングパッドよりはるかに小さなパッドをもち、
このパッドとＩＣチップＢの対応するパッドとを、前記
両パッドの一方または双方に形成した貴金属からなるバ
ンプにより熱圧着したものである。
【０００６】また、バンプは厚みを１０μｍ以下とした
ものである。さらに、ＩＣチップＡのパッドがＩＣチッ
プＡの平面内の任意の位置に配置されたものである。ま
た、ＩＣチップＢのパッドと対応するワイヤボンディン
グパッドとは配線により接続されている。さらに、ＩＣ
チップＡとＩＣチップＢとの間にバンプにより形成され
る隙間には樹脂が充填されている。また、ＩＣチップＡ
およびＩＣチップＢにはいずれも集積回路または能動素
子が搭載され、ＩＣチップＡに複数個が設けられ、その
うちの少なくとも１つは他と異なる動作原理の能動素子
となっており、さらに複数のＩＣチップＡのうち少なく
とも１つは他のものと基板材料を異にしたものである。
ものである。さらに、ＩＣチップＡのパッドがＩＣチッ
プＡの平面内の任意の位置に配置されたものである。ま
た、ＩＣチップＢのパッドと対応するワイヤボンディン
グパッドとは配線により接続されている。さらに、ＩＣ
チップＡとＩＣチップＢとの間にバンプにより形成され
る隙間には樹脂が充填されている。また、ＩＣチップＡ
およびＩＣチップＢにはいずれも集積回路または能動素
子が搭載され、ＩＣチップＡに複数個が設けられ、その
うちの少なくとも１つは他と異なる動作原理の能動素子
となっており、さらに複数のＩＣチップＡのうち少なく
とも１つは他のものと基板材料を異にしたものである。
【０００７】
【作用】本発明においては、ＩＣチップＡのパッドは、
貴金属による熱圧着が可能であればよいため、原理的に
ＩＣチップＡに空きスペースができないようなパッドサ
イズを選べる。一方、ＩＣチップＢは単に配線のみの時
は低コスト化が可能で、高価なプロセスを用いるＩＣチ
ップＡに空きスペースを作るより低コスト化が期待でき
る。
貴金属による熱圧着が可能であればよいため、原理的に
ＩＣチップＡに空きスペースができないようなパッドサ
イズを選べる。一方、ＩＣチップＢは単に配線のみの時
は低コスト化が可能で、高価なプロセスを用いるＩＣチ
ップＡに空きスペースを作るより低コスト化が期待でき
る。
【０００８】また、ＩＣチップＡとＩＣチップＢとの接
続はＩＣチップＡの平面内の任意の位置で行える。ま
た、ＩＣチップＢは配線でバンプとワイヤボンディング
パッドとを接続しているので、低抵抗化が容易となる。
また、隙間に充填された樹脂により樹脂モールド時の加
圧力による両ＩＣチップＡ，Ｂの接触が防止される。ま
た、両ＩＣチップＡ，Ｂに種々の集積回路や能動素子を
搭載することにより大規模，複雑なマルチチップＬＳＩ
が得られる。
続はＩＣチップＡの平面内の任意の位置で行える。ま
た、ＩＣチップＢは配線でバンプとワイヤボンディング
パッドとを接続しているので、低抵抗化が容易となる。
また、隙間に充填された樹脂により樹脂モールド時の加
圧力による両ＩＣチップＡ，Ｂの接触が防止される。ま
た、両ＩＣチップＡ，Ｂに種々の集積回路や能動素子を
搭載することにより大規模，複雑なマルチチップＬＳＩ
が得られる。
【０００９】
【実施例】以下、本発明の一実施例を図について説明す
る。図１（ａ）〜（ｃ）は本発明の一実施例を示す図
で、図１（ａ），（ｂ）はＩＣチップＢの平面図と側面
図であり、図１（ｃ）はＩＣチップＡの平面図である。
この実施例は、ＩＣチップＢに、ＩＣチップＡのパッド
５と対応するパッド２を設け、このパッド２にＩＣチッ
プＡのパッド５を熱圧着するためのバンプ３が形成さ
れ、さらにワイヤボンディングパッド１と、このワイヤ
ボンディングパッド１をパッド２に電気的に接続する配
線（多層配線でもよい）４を備えた最も単純な一例を示
す。なお、配線４は図１（ａ）の平面図では省略されて
いる。図２はＩＣチップＡとＩＣチップＢが熱圧着され
た状態を示す。
る。図１（ａ）〜（ｃ）は本発明の一実施例を示す図
で、図１（ａ），（ｂ）はＩＣチップＢの平面図と側面
図であり、図１（ｃ）はＩＣチップＡの平面図である。
この実施例は、ＩＣチップＢに、ＩＣチップＡのパッド
５と対応するパッド２を設け、このパッド２にＩＣチッ
プＡのパッド５を熱圧着するためのバンプ３が形成さ
れ、さらにワイヤボンディングパッド１と、このワイヤ
ボンディングパッド１をパッド２に電気的に接続する配
線（多層配線でもよい）４を備えた最も単純な一例を示
す。なお、配線４は図１（ａ）の平面図では省略されて
いる。図２はＩＣチップＡとＩＣチップＢが熱圧着され
た状態を示す。
【００１０】図１において、ＩＣチップＢは通常のＩＣ
製造に用いられる少なくとも１つの主面を、鏡面研磨し
たシリコンウエハを通常の酸化工程を通して表面を酸化
したのち、Ａｌの蒸着と、その後の写真製版工程により
パッド２，ワイヤボンディングパッド１および前記パッ
ド２とワイヤボンディングパッド１を接続する配線４を
形成する。次に、パッド２の部分に写真製版と化学的メ
ッキにより、パッド２の上に金のバンプ３を約７μｍの
厚さに形成する。この厚さ（１０μｍ以下）は、通常の
写真製版で形成可能な写真製版の感光性レジスト膜の限
界で、これ以上厚い膜厚を得るには特別な技術，装置を
必要とする。また、本例ではバンプ３の厚さを７μｍと
したが、これはＩＣチップＡ，Ｂの表面構造，ＩＣチッ
プＡの厚さおよびＩＣチップＡの大きさにより、１０μ
ｍ以下の厚さで任意に選べる。ＩＣチップＢのバンプ３
で接合されるべきＩＣチップＡのパッド５はＡｌ−Ｔｉ
−Ａｕ等の構造を用い、金でメタライズする。次に、Ｉ
ＣチップＡとＩＣチップＢを重ね赤外線顕微鏡による位
置合わせをしたのち、１００〜１５０℃のＮ2 ガス中で
バンプ３の接触面積に対して５０〜５００Ｋｇ重／ｃｍ
2 （望ましくは１００〜２００Ｋｇ重／ｃｍ2 ）の加圧
をし、約１０分間で強固な接続を得る。この状態を図２
（ａ），（ｂ）に示す。
製造に用いられる少なくとも１つの主面を、鏡面研磨し
たシリコンウエハを通常の酸化工程を通して表面を酸化
したのち、Ａｌの蒸着と、その後の写真製版工程により
パッド２，ワイヤボンディングパッド１および前記パッ
ド２とワイヤボンディングパッド１を接続する配線４を
形成する。次に、パッド２の部分に写真製版と化学的メ
ッキにより、パッド２の上に金のバンプ３を約７μｍの
厚さに形成する。この厚さ（１０μｍ以下）は、通常の
写真製版で形成可能な写真製版の感光性レジスト膜の限
界で、これ以上厚い膜厚を得るには特別な技術，装置を
必要とする。また、本例ではバンプ３の厚さを７μｍと
したが、これはＩＣチップＡ，Ｂの表面構造，ＩＣチッ
プＡの厚さおよびＩＣチップＡの大きさにより、１０μ
ｍ以下の厚さで任意に選べる。ＩＣチップＢのバンプ３
で接合されるべきＩＣチップＡのパッド５はＡｌ−Ｔｉ
−Ａｕ等の構造を用い、金でメタライズする。次に、Ｉ
ＣチップＡとＩＣチップＢを重ね赤外線顕微鏡による位
置合わせをしたのち、１００〜１５０℃のＮ2 ガス中で
バンプ３の接触面積に対して５０〜５００Ｋｇ重／ｃｍ
2 （望ましくは１００〜２００Ｋｇ重／ｃｍ2 ）の加圧
をし、約１０分間で強固な接続を得る。この状態を図２
（ａ），（ｂ）に示す。
【００１１】本実施例により、例えば多数のＩ／Ｏを有
する比較的小ゲート数のゲートアレイや、多端子で、か
つデザインルールがファインになり、ワイヤボンディン
グパッドによりチップサイズが決定され、チップ内に空
きスペースができる従来例の場合に対し、低コストの有
効な解決策となる。
する比較的小ゲート数のゲートアレイや、多端子で、か
つデザインルールがファインになり、ワイヤボンディン
グパッドによりチップサイズが決定され、チップ内に空
きスペースができる従来例の場合に対し、低コストの有
効な解決策となる。
【００１２】図３（ａ）〜（ｃ）は本発明の他の実施例
を示すもので、図３（ａ），（ｂ）はＩＣチップＢの平
面図と側面図、図３（ｃ）はＩＣチップＡの平面図であ
る。この実施例はＩＣチップＡのパッド５をＩＣチップ
Ａの任意の場所に設けた例を示す。また、図４（ａ），
（ｂ）にＩＣチップＡとＩＣチップＢに接続した状態を
示す。なお、図３，図４におけるその他の符号は図１，
図２と同じものを示す。バンプ３によるＩＣチップＡと
ＩＣチップＢの接続を任意の場所に設けることにより、
以下のような作用効果が得られる。(1) ＩＣチップＢ
の配線４は、ＩＣチップＡより当然低抵抗（配線を厚
く，幅を広く）に形成できる。したがって、電源供給，
接地をＩＣチップＡの任意の場所にとれることにより、
ＩＣチップＡの設計の自由度が大幅に改善されるととも
に、全体として耐ノイズ性に優れた構成が可能となる。
(2) バンプ３間の距離が、例えば１ｍｍ以下になるよ
うにして、ＩＣチップＡの全体にパッド５およびバンプ
３を分布させれば、バンプ３の厚さを５μｍ程度まで薄
くできる。これは樹脂モールド時の樹脂への加圧力によ
り、バンプ３間でシリコン基板が変形し、ＩＣチップＡ
とＩＣチップＢとが接触することがなくなるためであ
る。このように、ＩＣチップＡの任意の部分に、バンプ
３により接触を行うことにより、バンプ３の厚さを限度
一杯まで薄くでき、バンプ形成が一層容易となる。
を示すもので、図３（ａ），（ｂ）はＩＣチップＢの平
面図と側面図、図３（ｃ）はＩＣチップＡの平面図であ
る。この実施例はＩＣチップＡのパッド５をＩＣチップ
Ａの任意の場所に設けた例を示す。また、図４（ａ），
（ｂ）にＩＣチップＡとＩＣチップＢに接続した状態を
示す。なお、図３，図４におけるその他の符号は図１，
図２と同じものを示す。バンプ３によるＩＣチップＡと
ＩＣチップＢの接続を任意の場所に設けることにより、
以下のような作用効果が得られる。(1) ＩＣチップＢ
の配線４は、ＩＣチップＡより当然低抵抗（配線を厚
く，幅を広く）に形成できる。したがって、電源供給，
接地をＩＣチップＡの任意の場所にとれることにより、
ＩＣチップＡの設計の自由度が大幅に改善されるととも
に、全体として耐ノイズ性に優れた構成が可能となる。
(2) バンプ３間の距離が、例えば１ｍｍ以下になるよ
うにして、ＩＣチップＡの全体にパッド５およびバンプ
３を分布させれば、バンプ３の厚さを５μｍ程度まで薄
くできる。これは樹脂モールド時の樹脂への加圧力によ
り、バンプ３間でシリコン基板が変形し、ＩＣチップＡ
とＩＣチップＢとが接触することがなくなるためであ
る。このように、ＩＣチップＡの任意の部分に、バンプ
３により接触を行うことにより、バンプ３の厚さを限度
一杯まで薄くでき、バンプ形成が一層容易となる。
【００１３】図５（ａ），（ｂ）は本発明の他の実施例
を示す図で、ＩＣチップＡとＩＣチップＢとがモールド
プレスの圧力による機械的変形で、その対向する面が接
触するのを防ぐ方法を示すものである。すなわち、ＩＣ
チップＡとＩＣチップＢとを熱圧着後、室温付近では粘
度が低い熱重合タイプの充填樹脂６をＩＣチップＡ，Ｉ
ＣチップＢの間の隙間に毛細管現象を利用して注入す
る。しかる後、熱硬化し、またはそのままで樹脂モール
ドをする。この構造とすれば、樹脂モールド時の圧力で
ＩＣチップＡとＩＣチップＢの対向する面が接触するこ
とが避けられる。
を示す図で、ＩＣチップＡとＩＣチップＢとがモールド
プレスの圧力による機械的変形で、その対向する面が接
触するのを防ぐ方法を示すものである。すなわち、ＩＣ
チップＡとＩＣチップＢとを熱圧着後、室温付近では粘
度が低い熱重合タイプの充填樹脂６をＩＣチップＡ，Ｉ
ＣチップＢの間の隙間に毛細管現象を利用して注入す
る。しかる後、熱硬化し、またはそのままで樹脂モール
ドをする。この構造とすれば、樹脂モールド時の圧力で
ＩＣチップＡとＩＣチップＢの対向する面が接触するこ
とが避けられる。
【００１４】図６（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＢにバイポーラプロセス
によるＩ／Ｆ回路やアナログ回路を搭載した例を示す。
この場合、ＩＣチップＡはフルＣＭＯＳ回路とし、従来
であればＢｉ−ＣＭＯＳプロセスを必要としてプロセス
自体が高価となるのに対し、本方法ではＣＭＯＳプロセ
スとバイポーラプロセスを各々のＩＣチップＡ，Ｂに適
用することにより、安価に自由なチップ構成が得られ
る。なお、７はバイポーラ素子部分を示す。
実施例を示す図で、ＩＣチップＢにバイポーラプロセス
によるＩ／Ｆ回路やアナログ回路を搭載した例を示す。
この場合、ＩＣチップＡはフルＣＭＯＳ回路とし、従来
であればＢｉ−ＣＭＯＳプロセスを必要としてプロセス
自体が高価となるのに対し、本方法ではＣＭＯＳプロセ
スとバイポーラプロセスを各々のＩＣチップＡ，Ｂに適
用することにより、安価に自由なチップ構成が得られ
る。なお、７はバイポーラ素子部分を示す。
【００１５】図７（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＡが複数個となる場合を
示す。ＩＣチップＡ1 〜Ａ4 で示すＩＣチップＡは、異
なるプロセス，異なる動作原理の能動素子で形成するこ
とにより、例えばバイポーラアナログＩＣチップ，ＣＭ
ＯＳロジック，ＥＣＬメモリ，ＣＭＯＳメモリ等によ
り、また、ＩＣチップＢにも能動素子を搭載することに
より、大規模，複雑なマルチチップＬＳＩ・ＩＣを構成
できる。
実施例を示す図で、ＩＣチップＡが複数個となる場合を
示す。ＩＣチップＡ1 〜Ａ4 で示すＩＣチップＡは、異
なるプロセス，異なる動作原理の能動素子で形成するこ
とにより、例えばバイポーラアナログＩＣチップ，ＣＭ
ＯＳロジック，ＥＣＬメモリ，ＣＭＯＳメモリ等によ
り、また、ＩＣチップＢにも能動素子を搭載することに
より、大規模，複雑なマルチチップＬＳＩ・ＩＣを構成
できる。
【００１６】図８（ａ），（ｂ）は本発明のさらに他の
実施例を示す図で、ＩＣチップＡに異種材料のＩＣチッ
プまたは能動素子を少なくとも１個搭載した例を示すも
のである。例えば、ＩＣチップＡの１つであるＩＣチッ
プＡ2 にＧａＡｓの高周波プリスケーラを、ＩＣチップ
Ａ3 に高速ロジックを、また、ＩＣチップＡ1 にＳｉ基
板のＣＭＯＳロジックＩＣチップを用いて、ＧＨｚ帯の
通信用ＬＳＩＩＣを構成することが可能となる。その
他、ＬＥＤチップを搭載してホトカプラの構成も可能と
なる（図示していない）。
実施例を示す図で、ＩＣチップＡに異種材料のＩＣチッ
プまたは能動素子を少なくとも１個搭載した例を示すも
のである。例えば、ＩＣチップＡの１つであるＩＣチッ
プＡ2 にＧａＡｓの高周波プリスケーラを、ＩＣチップ
Ａ3 に高速ロジックを、また、ＩＣチップＡ1 にＳｉ基
板のＣＭＯＳロジックＩＣチップを用いて、ＧＨｚ帯の
通信用ＬＳＩＩＣを構成することが可能となる。その
他、ＬＥＤチップを搭載してホトカプラの構成も可能と
なる（図示していない）。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
ワイヤボンディングパッドの物理的寸法の下限によっ
て、ワイヤボンディングパッドの数が多いときは、その
数によってチップサイズが決定された１つまたは複数の
ＩＣチップを他方のＩＣチップに接続する構成としたの
で、一方のＩＣチップに空きスペースが生じるという不
具合を解消できる。また、貴金属からなるバンプは厚み
が１０μｍ以下であるので、通常の写真製版技術で容易
に実現できる。
ワイヤボンディングパッドの物理的寸法の下限によっ
て、ワイヤボンディングパッドの数が多いときは、その
数によってチップサイズが決定された１つまたは複数の
ＩＣチップを他方のＩＣチップに接続する構成としたの
で、一方のＩＣチップに空きスペースが生じるという不
具合を解消できる。また、貴金属からなるバンプは厚み
が１０μｍ以下であるので、通常の写真製版技術で容易
に実現できる。
【００１８】さらに、ＩＣチップＡのパッドを、このＩ
ＣチップＡの平面内の任意の位置に分布させることがで
きるので、ＩＣチップＢとの接続が任意の位置で実現で
きる。さらに、ＩＣチップＢのワイヤボンディングパッ
ドとバンプとを配線で接続したので、ＩＣチップＡより
低抵抗に形成でき、ＩＣチップＡの設計の自由度が大幅
に改善される。また、ＩＣチップＡとＩＣチップＢとの
間にバンプにより形成された隙間に樹脂が充填されてい
るので、樹脂モールド時の樹脂への加圧力によっても両
ＩＣチップＡ，Ｂが接触することがなく、バンプの厚さ
を５μｍ程度まで薄くできる。
ＣチップＡの平面内の任意の位置に分布させることがで
きるので、ＩＣチップＢとの接続が任意の位置で実現で
きる。さらに、ＩＣチップＢのワイヤボンディングパッ
ドとバンプとを配線で接続したので、ＩＣチップＡより
低抵抗に形成でき、ＩＣチップＡの設計の自由度が大幅
に改善される。また、ＩＣチップＡとＩＣチップＢとの
間にバンプにより形成された隙間に樹脂が充填されてい
るので、樹脂モールド時の樹脂への加圧力によっても両
ＩＣチップＡ，Ｂが接触することがなく、バンプの厚さ
を５μｍ程度まで薄くできる。
【００１９】さらに、ＩＣチップＡを同一種類または異
なる種類の集積回路または能動素子で構成し、これをＩ
ＣチップＢに接続するようにしたので、大規模，複雑な
マルチ・チップＬＳＩを構成できる。
なる種類の集積回路または能動素子で構成し、これをＩ
ＣチップＢに接続するようにしたので、大規模，複雑な
マルチ・チップＬＳＩを構成できる。
【図１】本発明の一実施例を示す図である。
【図２】図１の接続状態を示す構成図である。
【図３】本発明の他の実施例を示す図である。
【図４】図３の接続状態を示す構成図である。
【図５】本発明のさらに他の実施例の接続状態を示す構
成図である。
成図である。
【図６】本発明のさらに他の実施例を示す図である。
【図７】本発明のさらに他の実施例を示す異なるプロセ
ス，動作原理のチップの組み合わせ例を示す構成図であ
る。
ス，動作原理のチップの組み合わせ例を示す構成図であ
る。
【図８】本発明のさらに他の実施例を示す図で、図７の
チップと異なる多数のチップを用いた構成図である。
チップと異なる多数のチップを用いた構成図である。
【図９】従来のＩＣチップの構成を示す図である。
１ ワイヤボンディングパッド ２ 外部端子取り出しのためのＩＣチップＢのパッド ３ バンプ ４ 配線 ５ 外部端子取り出しのためのＩＣチップＡのパッド ６ 充填樹脂 ７ バイポーラ素子部分 Ａ ＩＣチップ Ｂ ＩＣチップ
Claims (8)
- 【請求項１】 周縁部にパッドが形成された少なくとも
１個のＩＣチップＡと、このＩＣチップＡの前記パッド
の各々またはその一部のパッドに対応して重ね合う位置
にパッドをもち、かつワイヤボンドのために十分な大き
さのワイヤボンディングパッドを周縁部にもつＩＣチッ
プＢとが、前記ＩＣチップＡのパッドとＩＣチップＢの
パッドのいずれか一方、もしくは双方のパッド上に形成
された貴金属からなるバンプにより熱圧着されているこ
とを特徴とする半導体装置。 - 【請求項２】 貴金属からなるバンプは、厚みが１０μ
ｍ以下であることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 貴金属からなるバンプによって熱圧着す
るＩＣチップＡのパッドがＩＣチップＡの平面内の任意
の位置に配置されていることを特徴とする請求項１記載
の半導体装置。 - 【請求項４】 ＩＣチップＢのバンプによってＩＣチッ
プＡのパッドと熱圧着されるパッドの各々が対応するワ
イヤボンディングパッドと前記ＩＣチップＢの表面部分
に形成された配線によって電気的に接続されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項５】 ＩＣチップＡとＩＣチップＢとの間にバ
ンプにより形成される隙間に樹脂が充填されていること
を特徴とする請求項１記載の半導体装置。 - 【請求項６】 ＩＣチップＡおよびＩＣチップＢはいず
れも集積回路または能動素子を搭載していることを特徴
とする請求項１記載の半導体装置。 - 【請求項７】 ＩＣチップＡおよびＩＣチップＢはいず
れも集積回路を搭載しており、ＩＣチップＡは複数個が
設けられ、少なくともＩＣチップＡの１つが他のＩＣチ
ップＡに搭載された集積回路と動作原理の異なる能動素
子の集積回路で構成されていることを特徴とする請求項
６記載の半導体装置。 - 【請求項８】 ＩＣチップＡは複数個が設けられ、少な
くともその１つが他のＩＣチップと基板材料を異にして
いることを特徴とする請求項６記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270864A JPH05109977A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3270864A JPH05109977A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05109977A true JPH05109977A (ja) | 1993-04-30 |
Family
ID=17492040
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3270864A Pending JPH05109977A (ja) | 1991-10-18 | 1991-10-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05109977A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5669136A (en) * | 1994-06-24 | 1997-09-23 | International Business Machines Corporation | Method of making high input/output density MLC flat pack |
| JP2002516033A (ja) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 三次元構造メモリ |
| WO2005078797A1 (ja) * | 2004-02-16 | 2005-08-25 | Sony Corporation | 半導体装置 |
| WO2005093834A1 (ja) * | 2004-03-25 | 2005-10-06 | Nec Corporation | チップ積層型半導体装置 |
| US7088983B2 (en) | 1999-02-03 | 2006-08-08 | Rohm Co., Ltd. | Semiconductor device for radio communication device, and radio communication device using said semiconductor device |
| JP2008072135A (ja) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | 半導体集積回路装置 |
| US7501707B2 (en) | 2004-03-12 | 2009-03-10 | Nec Electronics Corporation | Multichip semiconductor package |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979561A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体装置 |
| JPS59117252A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS60175444A (ja) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | 半導体装置 |
| JPH01157561A (ja) * | 1987-08-17 | 1989-06-20 | Lsi Logic Corp | マルチプレーンチップ組立体 |
| JPH0215660A (ja) * | 1988-07-01 | 1990-01-19 | Sharp Corp | 半導体装置 |
| JPH0442957A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | 半導体集積回路装置の製造方法 |
-
1991
- 1991-10-18 JP JP3270864A patent/JPH05109977A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5979561A (ja) * | 1982-10-29 | 1984-05-08 | Hitachi Ltd | 半導体装置 |
| JPS59117252A (ja) * | 1982-12-24 | 1984-07-06 | Hitachi Micro Comput Eng Ltd | 半導体装置 |
| JPS60175444A (ja) * | 1984-02-22 | 1985-09-09 | Hitachi Ltd | 半導体装置 |
| JPH01157561A (ja) * | 1987-08-17 | 1989-06-20 | Lsi Logic Corp | マルチプレーンチップ組立体 |
| JPH0215660A (ja) * | 1988-07-01 | 1990-01-19 | Sharp Corp | 半導体装置 |
| JPH0442957A (ja) * | 1990-06-06 | 1992-02-13 | Matsushita Electron Corp | 半導体集積回路装置の製造方法 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5790386A (en) * | 1994-06-24 | 1998-08-04 | International Business Machines Corporation | High I/O density MLC flat pack electronic component |
| US5669136A (en) * | 1994-06-24 | 1997-09-23 | International Business Machines Corporation | Method of making high input/output density MLC flat pack |
| US8928119B2 (en) | 1997-04-04 | 2015-01-06 | Glenn J. Leedy | Three dimensional structure memory |
| JP2002516033A (ja) * | 1997-04-04 | 2002-05-28 | グレン ジェイ リーディ | 三次元構造メモリ |
| US9401183B2 (en) | 1997-04-04 | 2016-07-26 | Glenn J. Leedy | Stacked integrated memory device |
| US8933570B2 (en) | 1997-04-04 | 2015-01-13 | Elm Technology Corp. | Three dimensional structure memory |
| US7088983B2 (en) | 1999-02-03 | 2006-08-08 | Rohm Co., Ltd. | Semiconductor device for radio communication device, and radio communication device using said semiconductor device |
| US7294936B2 (en) | 2004-02-16 | 2007-11-13 | Sony Corporation | Semiconductor device |
| CN100423260C (zh) * | 2004-02-16 | 2008-10-01 | 索尼株式会社 | 半导体器件 |
| WO2005078797A1 (ja) * | 2004-02-16 | 2005-08-25 | Sony Corporation | 半導体装置 |
| US7501707B2 (en) | 2004-03-12 | 2009-03-10 | Nec Electronics Corporation | Multichip semiconductor package |
| JPWO2005093834A1 (ja) * | 2004-03-25 | 2008-02-14 | 日本電気株式会社 | チップ積層型半導体装置 |
| WO2005093834A1 (ja) * | 2004-03-25 | 2005-10-06 | Nec Corporation | チップ積層型半導体装置 |
| JP2008072135A (ja) * | 2007-10-22 | 2008-03-27 | Toshiba Corp | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6221753B1 (en) | Flip chip technique for chip assembly | |
| US6613606B1 (en) | Structure of high performance combo chip and processing method | |
| US6441488B1 (en) | Fan-out translator for a semiconductor package | |
| US7074696B1 (en) | Semiconductor circuit module and method for fabricating semiconductor circuit modules | |
| JP2000243876A (ja) | 半導体装置とその製造方法 | |
| JP3891678B2 (ja) | 半導体装置 | |
| US6903458B1 (en) | Embedded carrier for an integrated circuit chip | |
| JPH05102262A (ja) | 半導体装置及びそれを実装した実装装置 | |
| JP2003332508A (ja) | 半導体装置及びその製造方法 | |
| JP2002190568A (ja) | 半導体チップ，半導体チップ群及びマルチチップモジュール | |
| US6759753B2 (en) | Multi-chip package | |
| JP2005260053A (ja) | 半導体装置及び半導体装置の製造方法 | |
| US20070130554A1 (en) | Integrated Circuit With Dual Electrical Attachment Pad Configuration | |
| JPH05109977A (ja) | 半導体装置 | |
| JPH1187400A (ja) | 半導体装置 | |
| JP3496569B2 (ja) | 半導体装置及びその製造方法並びにその実装構造 | |
| US6492715B1 (en) | Integrated semiconductor package | |
| JPS62122258A (ja) | マルチチツプパツケ−ジ | |
| WO1999013509A1 (en) | Semiconductor device | |
| JPS62111457A (ja) | マルチチツプパツケ−ジ | |
| JP3692353B2 (ja) | 半導体装置のアッセンブリ方法 | |
| JP2913858B2 (ja) | 混成集積回路 | |
| JP2000068415A (ja) | チップスケ―ルパッケ―ジ素子の製造方法及びチップスケ―ルパッケ―ジ素子 | |
| US6831361B2 (en) | Flip chip technique for chip assembly | |
| KR19990019746A (ko) | 반도체 소자 패키지 구조 |