JPS5977721A - Pulse width modulator - Google Patents
Pulse width modulatorInfo
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/66—Digital/analogue converters
- H03M1/82—Digital/analogue converters with intermediate conversion to time interval
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Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明はデジタル型サーボ系の誤差信号出力等に用いら
れるパルス幅変調（ＰＷＭ）装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a pulse width modulation (PWM) device used for outputting error signals of digital servo systems.
従来例の構成とその問題点
デジタル型サーボ系で検出された誤差情報をサーボ・モ
ータの駆動回路にフィードバックするためには、一旦ア
ナログ量への変換を要する。特にサーボ系で用いるデジ
タル−アナログ変換（以下Ｄ−Ａ変換と称す）では、入
出力の関係が直線関係であることが望ましく、少なくと
も単一増加性を確保する必要がある。また、系の精度を
高めるためには、量子化誤差を小さくする必要があり、
誤差情報は多くのビット数を扱うことになる。Conventional Structure and Problems In order to feed back the error information detected by the digital servo system to the servo motor drive circuit, it is necessary to convert it into an analog quantity. Particularly in digital-to-analog conversion (hereinafter referred to as DA conversion) used in servo systems, it is desirable that the relationship between input and output be a linear relationship, and it is necessary to ensure at least unity incrementability. In addition, in order to improve the accuracy of the system, it is necessary to reduce the quantization error.
Error information involves handling a large number of bits.
上述した条件を簡単な構成で満足する方式として、基準
クロックとカウンタで構成したＰＷＭ方式は最適である
。しかしながら、ＰＷＭ方式は所定の周期に対し、”
Ｈ”と′Ｌ′′との比を変化させるものであるため、出
力を平均化しなければ、アナログ量を得ることができな
い。このため、Ｄ−Ａ変換時間は、最低ＰＷＭ波の一周
期分の時間を要し、さらに平均化のための低域沢波器に
よる位相ずれで遅れを生じる。これは誤差情報のフィー
ドバックが時間的に遅れることを意味し、サーボ系にと
って大きな問題となる。As a system that satisfies the above-mentioned conditions with a simple configuration, a PWM system configured with a reference clock and a counter is optimal. However, in the PWM method, for a given period, "
Since it changes the ratio between ``H'' and ``L'', analog quantities cannot be obtained unless the output is averaged.For this reason, the D-A conversion time is at least one cycle of the PWM wave. In addition, a delay occurs due to the phase shift caused by the low-frequency wave generator for averaging.This means that the feedback of error information is delayed in time, which is a big problem for servo systems.
この問題を改善する方法としては、ＰＷＭ波の周期を短
かくし、低域ｆ波器のカット・オフ局波数を高める方法
がある。しかしながら、ＰＷＭの周期を短かぐするとは
、基準クロックの周波数を高めることであシ、カウンタ
の最高動作周波数の面から制限を受けることとなる。ま
た、基準クロックの周波数を変えずに、ＰＷＭ波の周期
を短かくしようとすれば、一周期分のカウント数が少な
くなる。これは、量子化誤差を増大させるため、好まし
くないといった種々の問題点があった。As a method to improve this problem, there is a method of shortening the period of the PWM wave and increasing the cut-off station wave number of the low-frequency f wave generator. However, shortening the PWM period means increasing the frequency of the reference clock, which is limited by the maximum operating frequency of the counter. Furthermore, if an attempt is made to shorten the period of the PWM wave without changing the frequency of the reference clock, the number of counts for one period will decrease. This has various problems such as being undesirable because it increases quantization errors.
発明の目的
本発明は基準クロックの周波数やＤ−Ａ変換の分解能（
デジタル信号入力のビット数）を変えることなく、ＰＷ
Ｍ波の周期性を高め、上述した問題点を解決することを
目的とするものである。Purpose of the Invention The present invention provides a method for improving the frequency of a reference clock and the resolution of D-A conversion (
PW without changing the number of bits of digital signal input)
The purpose is to improve the periodicity of M waves and solve the above-mentioned problems.
発明の構成
デジタル信号入力の所定の上位ビットを入力とするＰＷ
Ｍカウンタと、前記ＰＷＭカウンタの周期を定める時間
基準発生器と、前記ＰＷＭカウンタの周期と等しい周期
を有し、前記デジタル信号入力の１ビツトに相当するパ
ルス幅を有するパルス発生器と、前記ＰＷＭカウンタの
周期をカウントするカウンタと、前記カウンタのカウン
ト値および前記デジタル信号入力の残シの下位ビットの
値に応じて変調パターンを発生するパターン発生器と、
前記パターン発生器よ勺変調パターン信号を、前記パル
ス発生器よシ変調するタイミングを定めたプリセットパ
ルスを、前記ＰＷＭカウンタよシ被変調信号となるＰＷ
Ｍ波を受け、変調を行なう１ピツト変調器を備えたＰＷ
Ｍ装置であシ、ＰＷＭ波をできるだけ均等に時間的な分
割を行なうことによって、基準クロックの周波数を上げ
ることなく、ＰＷＭ波の周期性を高めることのできるも
のである。Configuration of the Invention A PW that receives a predetermined upper bit of a digital signal input as an input.
a time reference generator that determines the period of the PWM counter; a pulse generator having a period equal to the period of the PWM counter and a pulse width corresponding to one bit of the digital signal input; a counter that counts the period of the counter; a pattern generator that generates a modulation pattern according to the count value of the counter and the value of the lower bit of the remaining digital signal input;
The PWM counter outputs a preset pulse that determines the timing for modulating the modulated pattern signal from the pattern generator, and the PWM counter modulates the modulated signal.
PW equipped with a 1-pit modulator that receives M waves and performs modulation
The M device can improve the periodicity of the PWM wave without increasing the frequency of the reference clock by temporally dividing the PWM wave as evenly as possible.
実施例の説明
第１図は本発明の実施例におけるＰＷＭ装置の構成図を
示すものである。第１図において、１は時間基準発生器
、２．はパルス発生器、３はＰＷＭカウンタ、４はカウ
ンタ、５はパターン発生器、６は１ビツト変調器である
。時間基準発生器１は基準クロックを入力とし、デジタ
ル信号入力の上位ｍビットに対応するｍ個のＴ型ンリッ
プ・フロップ（以下Ｔ−ＦＦと称す）から成るバイナリ
−・カウンタで構成されておシ、ＰＷＭ波の周期を定め
ている。パルス発生器２は時間基準発生器１のカウント
出力をデコードし、幅が基準クロックの周期と等しく、
周期が時間基準発生器で定めたＰＷＭ波の周期に等しい
パルスを発生させている。DESCRIPTION OF EMBODIMENTS FIG. 1 shows a block diagram of a PWM device in an embodiment of the present invention. In FIG. 1, 1 is a time reference generator; 2. 3 is a pulse generator, 3 is a PWM counter, 4 is a counter, 5 is a pattern generator, and 6 is a 1-bit modulator. The time reference generator 1 receives a reference clock as an input, and is composed of a binary counter consisting of m T-type flip-flops (hereinafter referred to as T-FF) corresponding to the upper m bits of a digital signal input. , which determines the period of the PWM wave. Pulse generator 2 decodes the count output of time reference generator 1 and has a width equal to the period of the reference clock;
A pulse whose period is equal to the period of the PWM wave determined by the time reference generator is generated.
ＰＷＭカウンタ３はｍ個のプリセット可能なＴ−ＦＦよ
構成るｍビットのバイナリ−・カウンタと、特定のカウ
ント値（非同期式・ダウン・カウンタの場合は最小値非
同期式・アップカウンタの場合は最大値）を検出する検
出器と、前記検出器の出力によシ入力する基準クロック
を禁止する禁止ゲートとで構成されている。パルス発生
器２よシ出力されるプリセットパルス■のタイミングで
デジタル信号入力の上位ｍビットをプリセットし、プリ
セット終了後、基準クロックをカウントして、カウンタ
が最小値または最大値に達した時点で禁止ゲートを閉じ
て、カウント動作を停止させる。The PWM counter 3 is an m-bit binary counter composed of m presettable T-FFs, and a specific count value (minimum value in the case of an asynchronous down counter, maximum value in the case of an asynchronous up counter), It consists of a detector that detects the reference clock (value) and an inhibit gate that inhibits the reference clock input to the output of the detector. The upper m bits of the digital signal input are preset at the timing of the preset pulse ■ outputted by the pulse generator 2, and after the preset is completed, the reference clock is counted and disabled when the counter reaches the minimum or maximum value. Close the gate and stop the counting operation.
そして、次のパルス出力■を受けて、再びプリセットし
、以後同様の動作を繰シ返す。これによりプリセット値
に対応するカウント期間の時間幅を有するＰＷＭ波■を
禁止ゲートよシ出カしている。Then, upon receiving the next pulse output (2), it is preset again, and the same operation is repeated thereafter. As a result, the PWM wave (2) having the time width of the count period corresponding to the preset value is outputted from the inhibit gate.
カウンタ４は時間基準発生器１よシ出力されるＰＷＭ波
の周期を定めた周期パルス■を入力とじ、デジタル信号
入力の下位ｎビットに対応するｎ個のＴ−ＦＦから成る
バイナリ−・カウンタで構成されておシ、ＰＷＭ波■の
周期を１回の繰シ返しで、カウントしている。パターン
発生器５はカウンタ４のカウント値およびデジタル信号
入力の下位ｎビットのデータを入力とするゲー ト回路
よシ構成されておシ、変調パターン■を出力しているひ
とつの変調パターン■の期間はＰＷＭ波■の周期と同一
にしている。この変調パターン■は１回（ＰＷＭ波■の
Ｉ周期と同一）をひとつの周が、デジタル信号入力の下
位ｎビットのデータ値（０〜ｌ−１）と一致している。The counter 4 is a binary counter that receives the periodic pulse ■ that determines the period of the PWM wave output from the time reference generator 1, and is composed of n TFFs corresponding to the lower n bits of the digital signal input. The period of the PWM wave (2) is counted in one repetition. The pattern generator 5 is composed of a gate circuit which inputs the count value of the counter 4 and data of the lower n bits of the digital signal input, and outputs the modulation pattern ■. is set to be the same as the period of the PWM wave ■. In this modulation pattern (2), one cycle (same as the I period of the PWM wave (2)) coincides with the data value (0 to l-1) of the lower n bits of the digital signal input.
さらに、２ｎ回るだけ均等な間隔で出力されるように考
慮されている０１ビツト変調器６はプリセット・パルス
■を時間幅の基準とし、変調パターン［相］を変調信号
とし、ＰＷＭ波■を被変調信号として、１ピツト変調を
行なう。すなわち、１ピツト変調器６はプリセット・パ
ルスの（基準クロック、−周期相当の時間幅を持ち基準
クロックと立ち上がシ、または立ち下がシのタイミング
をそろえたパルス）の出力時のみ、変調パターン■の情
報に応じ、ＰＷＭ終的なＰＷＭ波を出力させている。な
お、基準クロックの一周期をデジタル信号入力のデータ
１ビツト分に相当させている。すなわち、変調パターン
のはＰＷＭ波の周期に換算して１回の割でくシ返されて
いるため、全体の周期はＰＷＭ波■の周期換算で２周期
であシ、ＰＷＭ波■の一周期は基準クロック周期換算で
２ 周期であるため、基準クロック周期換算で表現する
と、全体の周期は２ｎ＋０周期となシ、その内、１ピツ
ト変調器６の出力がＨとなる回数（基準クロック周期換
算）がデジタル信号入力のデータ数と一致するわけであ
る。したがって、１ピツト変調器６でプリセットパルス
■が出力される期間のみ変調することは１ビツトの情報
量を変調することに相当する。Furthermore, the 01-bit modulator 6, which is designed to be outputted 2n times at equal intervals, uses the preset pulse ■ as the time width reference, the modulation pattern [phase] as the modulation signal, and receives the PWM wave ■. One-pit modulation is performed as a modulation signal. In other words, the 1-pit modulator 6 performs modulation only when outputting the preset pulse (a pulse with a time width equivalent to the reference clock - period and whose rising or falling timing is aligned with the reference clock). According to the information of pattern (2), a final PWM wave is output. Note that one period of the reference clock corresponds to one bit of data of the digital signal input. In other words, since the modulation pattern is repeated once in terms of the period of the PWM wave, the total period is 2 periods in terms of the period of the PWM wave ■, and one period of the PWM wave ■. is 2 cycles in terms of the reference clock cycle, so when expressed in terms of the reference clock cycle, the total cycle is 2n+0 cycles, of which the number of times the output of the 1-pit modulator 6 becomes H (in terms of the reference clock cycle) ) matches the number of data in the digital signal input. Therefore, modulating the 1-pit modulator 6 only during the period in which the preset pulse (2) is output corresponds to modulating the information amount of 1 bit.
第２図は本発明の実施例におけるパターン発生器（第１
図の５）の具体回路を示すものであシ、以下、ｎ＝３の
場合を上げて説明する。第３図は同具体回路のタイミン
グ・チャートを示すものである。第２図において、カウ
ンタ４は各Ｔ−ＦＦの出力信号を前段よシ、Ｑｏ 、
Ｑｌ −Ｑ２ と表現している。また、デジタル信号
入力も下位ビットよ’） ＤＯｒ Ｄｌ ｒ Ｄ２＋
””” ＋ Ｄｍ ｒ Ｄｍ−Ｍ、Ｄｍ−）２ と
表現している。ムＮＤ７は８回に１回、ムＮＤｓは４回
に１回、ＡＮＤ９は２回に１回の割で均等に、かつ時間
的に重なることなく、それぞれ、Ｄｏ、Ｄｌ、Ｄ２を出
力している。コレらＡＮＤ７゜８．９の出力はＯＲ１０
で合成させ変調信号用の変調パターン■となる。FIG. 2 shows a pattern generator (first
This shows a specific circuit of 5) in the figure, and the case where n=3 will be explained below. FIG. 3 shows a timing chart of the same specific circuit. In FIG. 2, the counter 4 receives the output signal of each T-FF from the previous stage, Qo,
It is expressed as Ql −Q2. Also, the digital signal input is also the lower bit') DOr Dl r D2+
It is expressed as """ + Dm r Dm-M, Dm-)2.MuND7 occurs once in 8 times, MNDs occurs once in 4 times, and AND9 occurs equally once in every 2 times. , and output Do, Dl, and D2, respectively, without overlapping in time.The output of these AND7°8.9 is OR10
The signals are combined to form the modulation pattern (■) for the modulation signal.
パターンを発生手法を式で一般的に記述すると次式で表
わせられる。When the pattern generation method is generally described using an equation, it can be expressed as the following equation.
＋Ｄｎ−２ＩＱＯＩＩＱ１＋Ｄｎ−１１１Ｑｏ（１）デ
ジタル信号入力に応じて、パターン■をできるだけ均等
に出力するもうひとつの手法として、次式をあげること
ができる。+Dn-2IQOIIQ1+Dn-111Qo (1) The following equation can be given as another method for outputting the pattern (2) as evenly as possible according to the digital signal input.
（パターン）−Ｄｏ−Ｑｏ−Ｑｌ・・・・・・・・Ｑｎ
−２・可−丁〒＋ｎ、・Ｑｏ−Ｑｌ・・・・・・・・Ｑ
ｎ−ｓ・け＋・・・・・”ｎ−ｚ・Ｑｏ −Ｑ１＋Ｄｕ
−＋”Ｑｏ （２）しかしながら、カウンタ４を
非同期式のダウン・カウンタで構成した場合に、式に）
）の手法を用いるか、または非同期式のアップ・カウン
タで構成した場合に、式（１）の手法を用いると、Ｔ−
ＦＦの伝搬遅延によシバサードを生じるので注意を要す
る。(Pattern) -Do-Qo-Ql...Qn
-2・possible-ding〒+n,・Qo-Ql・・・・・・・Q
n-s・ke+・・・・”n-z・Qo -Q1+Du
−+”Qo (2) However, if counter 4 is configured with an asynchronous down counter,
), or when configured with an asynchronous up counter, if the method of equation (1) is used, T-
Care must be taken because a shiversad occurs due to the propagation delay of the FF.
ただし、プリセット・パルス■が出力されている期間に
ハサードを生じなければ事実上問題とならない。第３図
は時間基準発生器１およびカウンタ４を共に非同期式の
ダウン・カウンタで構成し、式（１）の手法の用いた場
合の各信号のタイミングを示している。この例では、プ
リセット・パルスのは時間基準発生器１の各Ｔ−ＦＦが
すべてＬの時間を検出して得ている。また、カウンタ４
のクロック入力となる周期パルス■を時間基準発生器１
の最終段のＴ−ＦＦ出力から得ている。この場合、プリ
セット・パルス■の立ち下がシから、Ｑ。However, if no hasard occurs during the period in which the preset pulse ■ is being output, there is no problem in practice. FIG. 3 shows the timing of each signal when the time reference generator 1 and the counter 4 are both configured as asynchronous down counters and the method of equation (1) is used. In this example, the preset pulse is obtained by detecting the time when all T-FFs of the time reference generator 1 are L. Also, counter 4
The periodic pulse ■ which becomes the clock input of the time reference generator 1
It is obtained from the T-FF output of the final stage. In this case, the falling edge of the preset pulse ■ is from A to Q.
の立ち上がシまでの伝搬遅延はｍ・τ（ｍはＴ−ＦＦの
段数、τはＴ−ＦＦ１段当シの伝搬遅延）となる。変調
パターンのはＱｏが変化した後、出力される。したがっ
てプリセット・パルスが立ち下がった後、伝搬遅延によ
るｍ・τの遅れを生じて、変調パターン■が出力される
ので、次のプリセット・パルス■までに変調パターン■
は完全に状態を安定させることができ、かつ、プリセッ
トパルス■が出力中に状態が変化することもない。The propagation delay until the rising edge of is m·τ (m is the number of T-FF stages, and τ is the propagation delay per T-FF stage). The modulation pattern is output after Qo changes. Therefore, after the preset pulse falls, there is a delay of m·τ due to propagation delay, and the modulation pattern ■ is output, so the modulation pattern ■ is output by the next preset pulse ■.
The state can be completely stabilized, and the state will not change while the preset pulse (2) is being output.
第４図は実施例における１ビツト変調回路（第１図の６
）の具体回路を示すものであシ、第５図は同具体回路の
タイミング・チャートを示すものである。パルス発生器
２の出力がＬ の場合はＡＮＤｌ ２の出力がＬ 、Ｎ
ＡＮＤｌｓの出力がＨとなるため、ＰＷＭ波■はＯＲ１
３、ＡＮＤｌ６を共に通過し、ＡＮＤｌ４．ムＮＤ１７
の内、どちらかの出力がＬ に固定されるものの他方の
ゲートが開かれておシ、ＰＷＭ波■はＯＲ１Ｂに入力さ
れ、そのまま出力される。次に、プリセットパルス■が
Ｈの場合は、変調パターン■によって、その動作が変わ
ってくる。つまシ、変調パターン■がＨの場合は、ムＮ
Ｄ１４の出力がＬ となシ影響しなくなるとともに、Ｎ
ＡＮＤ１５の出力がＬ となるため、ＰＷＭ波■の状態
にかかわらずＡＮＤｌ６の出力がＬに固定され、それが
そのままＯＲ１Ｂを通過する。すなわち、変調パターン
■がＬのときはＰＷＭ波■がプリセットのタイミングに
、１ビツトに相当する期間、マイナス側に変調（削除）
することを意味する。Figure 4 shows a 1-bit modulation circuit (6 in Figure 1) in the embodiment.
), and FIG. 5 shows a timing chart of the same circuit. When the output of pulse generator 2 is L, the output of ANDl 2 is L, N
Since the output of ANDls becomes H, the PWM wave ■ becomes OR1
3, ANDl6 together, ANDl4. MuND17
Although the output of one of them is fixed at L, the other gate is opened, and the PWM wave (2) is input to OR1B and output as is. Next, when the preset pulse (2) is H, the operation changes depending on the modulation pattern (2). If the modulation pattern is H, the modulation pattern is H.
When the output of D14 becomes L, there is no influence, and N
Since the output of AND15 becomes L, the output of AND16 is fixed at L regardless of the state of PWM wave (2), and it passes through OR1B as it is. In other words, when the modulation pattern ■ is L, the PWM wave ■ is modulated (deleted) to the negative side for a period corresponding to 1 bit at the preset timing.
It means to do.
また、変調パターン■が Ｌの場合は、逆に、ＡＮＤｌ
７が影響しなくなるとともに、ＡＮＤｌ２の出力がＨ″
となるため、ＰＷＭ波■の状態にかかわらず０Ｒ１３の
出力がＨに固定され、それがそのまま０Ｒ１８が通過す
る。すなわち、変調パターン■がＨのときはＰＷＭ波■
がプリセットのタイミングに、１ビツトに相当する期間
、プラス側に変調（付加）することを意味する。Moreover, when the modulation pattern ■ is L, conversely, ANDl
7 has no effect and the output of ANDl2 becomes H''
Therefore, the output of 0R13 is fixed at H regardless of the state of the PWM wave (2), and 0R18 passes through as it is. In other words, when the modulation pattern ■ is H, the PWM wave ■
This means that the preset timing is modulated (added) to the positive side for a period corresponding to one bit.
第６図において、１ビツト変調器６の各入力と、１ビツ
ト削除用のＮＡＮＤ１６および１ビツト付加用のＡＮＤ
ｌ２、それに変調後のＰＷＭ波出力（１ビツト変調器の
出力信号）のタイミング関係をデジタル信号入力下位３
ビツトが（ｏｌｌ）のときを例にして、示している。こ
こで、変調パターン■はプリセット・パルス■の立ち下
がシを受けて変化するため、プリセット・パルス■がＨ
の期間は変調パターン［相］は完全に安定しておシ、人
ＮＤＩ２．ＮＡＮＤ１５のパルス幅は常にプリセットパ
ルス■のパルス幅（すなわち、１ビツトに相当する基準
クロックの周期に等しい）に等しく、バラツキを生じる
ことはない。ところで、プリセットパルス■はＰＷＭカ
ウンタ３のプリセット用信号も兼ねているので、プリセ
ット・パルス■の立ち上がシで、ＰＷＭカウンタ３がプ
リセットされ、ＰＷＭ波■が立ち上がる。したがって、
プリセット・パルス■の立ち上がシから、ＰＷＭ波■の
立ち上がシまでには、いくらかの時間遅れを生じている
。さらに、ＰＷＭカウンタ３の各Ｔ−ＦＦのプリセット
に要する遅延時間にバラツキがあれば、ＰＷＭ波イの立
ち上がシの遅れはプリセット・データとなるデジタル入
力信号によって異なってくるわけで、これは好ましくな
い。しかしながら、１ビツト変調器６では１ビツト分の
削除のみならず、付加も行なっておシ、そのタイミング
はプリセット・パルスのとほとんど等しい（ゲートに換
算して１段程度）ので、Ｔ−ＦＦのプリセットに要する
遅延時間およびそのバラツキを実用上、完全に補正する
ことができる０これはＤ−Ａ変換の精度を高める上で極
めて重要なメリットといえる。In FIG. 6, each input of the 1-bit modulator 6 is connected to a NAND 16 for deleting 1 bit and an AND for adding 1 bit.
l2, and the timing relationship between the modulated PWM wave output (1-bit modulator output signal) and the lower 3 digital signal inputs.
The case where the bit is (oll) is shown as an example. Here, the modulation pattern ■ changes depending on the falling edge of the preset pulse ■, so the preset pulse ■ is high.
During the period, the modulation pattern [phase] is completely stable and NDI2. The pulse width of the NAND 15 is always equal to the pulse width of the preset pulse (2) (that is, equal to the period of the reference clock corresponding to 1 bit), and no variation occurs. By the way, since the preset pulse (2) also serves as a signal for presetting the PWM counter 3, the PWM counter 3 is preset when the preset pulse (2) rises, and the PWM wave (2) rises. therefore,
There is some time delay between the rise of the preset pulse (2) and the rise of the PWM wave (2). Furthermore, if there are variations in the delay time required to preset each T-FF of the PWM counter 3, the delay in the rise of PWM wave A will vary depending on the digital input signal that becomes the preset data. Undesirable. However, the 1-bit modulator 6 not only deletes 1 bit, but also adds it, and the timing is almost the same as that of the preset pulse (approximately 1 stage in terms of gate). In practice, the delay time required for presetting and its variation can be completely corrected. This can be said to be an extremely important advantage in improving the accuracy of D-A conversion.
以上のように本実施例によれば、すべてのタイミングを
基準クロックをカウントすることで合わせ、さらにパル
ス発生器の出力信号をＰＷＭカウンタのプリセット信号
と兼ねることによシ、本発明の目的を達成するとともに
、非同期式という簡単な構成のカウンタを用いても、実
用上、伝搬遅延が誤差要因とならないＰＷＭ波を得るこ
とができる。As described above, according to this embodiment, the object of the present invention is achieved by synchronizing all timings by counting the reference clock and also by using the output signal of the pulse generator as the preset signal of the PWM counter. In addition, even if an asynchronous counter with a simple configuration is used, it is possible to obtain a PWM wave in which propagation delay does not become an error factor in practical use.
なお、実施例においては、主に非同期式のダウン・カウ
ンタを用いて、時間基準発生器１やカウンタ４を構成し
たが、非同期式のアップ・カウンタや、その他のカウン
タを用いてもよいことは言うまでもない。In the embodiment, the time reference generator 1 and the counter 4 are mainly constructed using an asynchronous down counter, but it is also possible to use an asynchronous up counter or other counters. Needless to say.
発明の効果
本発明のＰＷＭ装置はデジタル信号入力の所定の上位ビ
ットを入力とするＰＷＭカウンタと、前記ＰＷＭカウン
タの周期を定める時間基準発生器と、前記ＰＷＭカウン
タの周期と等しい周期を有し、前記デジタル信号入力の
１ピツトに相当するパルス幅を有するパルス発生器と、
前記ＰＷＭカウンタの周期をカウントするカウンタと、
前記カウンタのカウント値および前記デジタル信号入力
の残りの下位ピットの値に応じて変調パターンを発生す
るパターン発生器と、前記パターン発生器よシ変調パタ
ーン信号を、前記パルス発生器よシ変調するタイミング
を定めたプリセットパルスを前記ＰＷＭカウンタよシ被
変調信号となるＰＷＭ波を受け、変調を行なう１ビツト
変調器を設けることにより、基準クロックの周波数やＤ
−Ａ変換の分解能を変えることなく簡単な構成でＰＷＭ
波の周期性を高める。ことができ、ＰＷＭ波の平均化に
要する時間を短縮することができるため、その実用的効
果は大きい。Effects of the Invention The PWM device of the present invention has a PWM counter that receives predetermined upper bits of a digital signal input, a time reference generator that determines the period of the PWM counter, and a period equal to the period of the PWM counter, a pulse generator having a pulse width corresponding to one pit of the digital signal input;
a counter that counts the period of the PWM counter;
a pattern generator that generates a modulation pattern according to the count value of the counter and the value of the remaining lower pits of the digital signal input; and a timing at which the pulse generator modulates the modulation pattern signal by the pattern generator. The frequency of the reference clock and the
- PWM with a simple configuration without changing the resolution of A conversion
Increase the periodicity of waves. The practical effect is great because the time required for averaging the PWM waves can be shortened.
第１図は本発明の実施例におけるＰＷＭ装置の構成図、
第２図は同実施例におけるパターン発生器の具体回路図
、第３図は第２図の具体回路の動作波形図、第４図は実
施例における１ビツト変調器の具体回路図、第５図は第
４図の具体回路の動作波形図である０
１・・・・・・時間基準発生器、２・・・・・・ノ（ル
ス発生器、３・・・・・・ＰＷＭカウンタ、４・・・・
・・カウンタ、５・・・・・・パターン発生器、６・・
・・・・１ビツト変調器。
代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図
テジタル催号入〃
第２図FIG. 1 is a configuration diagram of a PWM device in an embodiment of the present invention,
FIG. 2 is a specific circuit diagram of the pattern generator in the same embodiment, FIG. 3 is an operating waveform diagram of the specific circuit in FIG. 2, FIG. 4 is a specific circuit diagram of the 1-bit modulator in the embodiment, and FIG. 5 is an operating waveform diagram of the specific circuit shown in FIG.・・・・・・
...Counter, 5...Pattern generator, 6...
...1-bit modulator. Name of agent: Patent attorney Toshio Nakao and 1 other person No. 1
Figure Digital special issue included Figure 2
Claims (1)
変調を行なうＰＷＭカウンタと、前記ＰＷＭカウンタの
出力であるパルス幅変調波の周期を定める時間基準発生
器と、前記時間基準発生器と同一の周期を有し、前記Ｐ
ＷＭカウンタの入力パルスとなる基準クロックの周期と
同一の時間幅を有するパルスを発生させるパルス発生器
と、前記時間基準発生器の出力基準信号または前記パル
ス発生器のパルス信号をカウントするカウンタと、前記
カウンタのカウント値および前記デジタル信号入力の残
シの下位ビットに応じてＨまたはＬ のパターンを発生
するパターン発生器と、前記パターン発生器のパターン
に応じて前記パルス発生器のパルス出力時にのみ、前記
ＰＷＭカウにせしめる１ビツト変調器とを備え、前記１
ビツト変調器よシパルス幅変調波を得ることを特徴とす
るパルス幅変調装置。a PWM counter that performs pulse width modulation according to predetermined upper bits of a digital signal input; a time reference generator that determines the period of the pulse width modulated wave that is the output of the PWM counter; and a time reference generator that has the same period as the time reference generator. and the P
a pulse generator that generates a pulse having the same time width as a period of a reference clock serving as an input pulse of a WM counter; a counter that counts an output reference signal of the time reference generator or a pulse signal of the pulse generator; a pattern generator that generates an H or L pattern according to the count value of the counter and the lower bits of the remaining bits of the digital signal input; and a pattern generator that generates an H or L pattern only when the pulse generator outputs a pulse according to the pattern of the pattern generator. , a 1-bit modulator applied to the PWM cow;
A pulse width modulation device characterized in that a pulse width modulated wave is obtained using a bit modulator.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851782A JPS5977721A (en) | 1982-10-26 | 1982-10-26 | Pulse width modulator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18851782A JPS5977721A (en) | 1982-10-26 | 1982-10-26 | Pulse width modulator |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5977721A true JPS5977721A (en) | 1984-05-04 |
| JPH0123967B2 JPH0123967B2 (en) | 1989-05-09 |
Family
ID=16225095
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18851782A Granted JPS5977721A (en) | 1982-10-26 | 1982-10-26 | Pulse width modulator |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5977721A (en) |
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| EP4177817A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
| JP2023070475A (en) | 2021-11-09 | 2023-05-19 | ヤンマーホールディングス株式会社 | Display device |
| EP4178063A1 (en) | 2021-11-09 | 2023-05-10 | Yanmar Holdings Co., Ltd. | Display unit |
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-
1982
- 1982-10-26 JP JP18851782A patent/JPS5977721A/en active Granted
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH0123967B2 (en) | 1989-05-09 |
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