JPH01208024A - Quantizer - Google Patents
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Abstract
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、入力電圧に比例した周波数で発掘づる電圧制
御発振器の出力信号を計数して吊子化出力を得る量子化
器および該は子化器を使用したA/D変換器に関覆る。[Detailed description of the invention] [Object of the invention] (Industrial application field) The present invention is a quantization method that obtains a hanging output by counting the output signal of a voltage controlled oscillator excavated at a frequency proportional to the input voltage. The present invention relates to an A/D converter using a converter and a converter.
(従来の技術)
第5図はこ9種の従来のG子化器の構成を示すブロック
図であり、電圧制御発振器(以下、■coと略称づる)
51と該■Coの出力に接続されたカウンタ回路53と
からなる直接計数形量子化器50を構成している。VC
O51は入力アナログ信号電圧3inに比例した周波数
を発振し、この発掘出力信号がカウンタ回路53でj1
数され、吊子化出力信号3outとして出力するととも
に、カウンタ回路53は所定のサンプリングクロックC
LKによって適宜リセットされている。(Prior Art) Fig. 5 is a block diagram showing the configuration of these nine types of conventional G generators, including a voltage controlled oscillator (hereinafter abbreviated as ■co).
51 and a counter circuit 53 connected to the output of the ■Co. VC
O51 oscillates a frequency proportional to the input analog signal voltage 3in, and this excavated output signal is j1 by the counter circuit 53.
The counter circuit 53 receives a predetermined sampling clock C and outputs it as a hanging output signal 3out.
It is reset appropriately by LK.
このような構成される直接計数形団子化器50は、第6
図に示すように、その出力にディジタル−ディジタル変
換回路(以下、D/D変換回路と略称づる)55・およ
びローパスフィルタ57を接続することによりA/D変
換器を構成することができ、また第7図に示すように、
D/D変換回路55の出力をD/A変換器69でアナロ
グ信号に変換してフィードバックし、加算器61で入力
信号31nから減算し、この出力を積分器63で積分し
て直接計数形m子化器50に供給することによりデルタ
シグマ形A/D変換器を構成することができる。The direct counting type dumpling device 50 configured in this manner has the sixth
As shown in the figure, an A/D converter can be configured by connecting a digital-to-digital conversion circuit (hereinafter referred to as a D/D conversion circuit) 55 and a low-pass filter 57 to its output. As shown in Figure 7,
The output of the D/D conversion circuit 55 is converted into an analog signal by the D/A converter 69 and fed back, the adder 61 subtracts it from the input signal 31n, and this output is integrated by the integrator 63 to obtain a direct counting form m. By supplying the signal to the converter 50, a delta-sigma type A/D converter can be constructed.
前記直接計数形m子化器50で混入づる吊子化雑音の周
波数軸上の分布は、低周波数域はど低く、高周波数域は
ど高くなり、20 d B /decadeの傾きを有
づる。従って、直接計数形M子化器50を使用した第6
図および第7図の従来のA/D変換器も低周波数域はど
低く、高周波数域はど高いm子化雑音分15となり、高
周波数域のD子化雑音成分をローパスフィルタによって
除去することにより雑音成分の少ないディジタル出力を
得ることができる。The distribution on the frequency axis of the hanging noise mixed in by the direct counting type m-concentrator 50 is low in the low frequency range and high in the high frequency range, and has a slope of 20 d B /decade. Therefore, the sixth model using the direct counting type M generator 50
In the conventional A/D converters shown in Fig. 7 and Fig. 7, the low frequency range is very low, and the high frequency range is very high. As a result, a digital output with less noise components can be obtained.
また、従来のm子化器どして、第8図に示Jように、V
C○71の出力を計数するカウンタ73をサンプリング
クロックCLKでリセットせずに、該カウンタ73の計
数出力値をレジスタA75に供給してサンプリングクロ
ックCLKでラッチし、該レジスタA75にラッチされ
た計数値を減綽器79の一方の入力に供給するとともに
、レジスタ877に供給してサンプリングクロックCL
Kでラッチし、該レジスタB77にラッチされた1ナン
ブリング周期前の計数値を減算器79の他方の入力に供
給し、減算器79においてレジスタA75にラッチきれ
た計数値からレジスタB77にラッチされた1サンプリ
ング周期前の計数値を減紳し、1→ノンブリング周期内
のVCO71の出力信号数を求めるR子化器、仮りにバ
イナリ差分形σ子化器がある。In addition, as shown in FIG. 8, V
Without resetting the counter 73 that counts the output of C○71 with the sampling clock CLK, the count output value of the counter 73 is supplied to the register A75 and latched with the sampling clock CLK, and the count value latched in the register A75 is is supplied to one input of the attenuator 79, and is also supplied to the register 877 to output the sampling clock CL.
K is latched, and the count value from one numbering period before the register B77 is supplied to the other input of the subtracter 79. In the subtracter 79, the count value latched to the register A75 is latched to the register B77. There is also a binary difference type sigma converter, which reduces the count value one sampling period before and calculates the number of output signals of the VCO 71 within 1→non-bringing period.
このように構成される第8図のm子化器も第5図の量子
化器と同様に第6図または第7図に示すようにA/D変
換器を構成し、高周波数域の吊子化雑音成分をローパス
フィルタによって除去づることにより雑音成分の少ない
ディジタル出力を(qることができる。Similarly to the quantizer shown in FIG. 5, the m-quantizer shown in FIG. By removing the condensation noise component with a low-pass filter, a digital output with less noise component can be obtained (q).
(発明が解決しようと1yる課題)
第5図に示した従来の直接計数形は子化器および該直接
計数形闇子化器を使用した従来のA/D変換器では、サ
ンプリングクロックCLKによりてカウンタ回路53を
リセットづることが必要であるが、VCO51の出力信
号はサンプリングクロックCLKと非同期であるため、
サンプリングクロックCLKによってカウンタ回路53
をリセットするとぎにVCO51の出力信号が変化し、
カウンタ回路53をインクリメントすべき状態が発生す
ることがある。(Problems to be Solved by the Invention) The conventional direct counting type darkening device shown in FIG. 5 and the conventional A/D converter using the direct counting type darkening device are However, since the output signal of the VCO 51 is asynchronous with the sampling clock CLK,
Counter circuit 53 by sampling clock CLK
As soon as you reset the VCO51 output signal changes,
A situation may occur in which the counter circuit 53 should be incremented.
具体的に説明すると、第9図は第1図の直接計数形聞子
化器50の動作波形、すなわちVCO51の出力波形、
サンプリングクロックCLKの波形、カウンタ回路53
の出力計数値を示しているが、時刻12においてサンプ
リングクロックCLKの立上がりによってカウンタ回路
53をリセットしようとづる時に、VCO51の出力信
号の立上がりも発生している。このような場合、カウン
タ回路53はサンプリングクロックCLKによってリセ
ットされるため、VCO51の出力信号の立上がりを計
数することができないという問題がある。Specifically, FIG. 9 shows the operating waveform of the direct counting type converter 50 shown in FIG. 1, that is, the output waveform of the VCO 51,
Waveform of sampling clock CLK, counter circuit 53
However, at time 12, when the counter circuit 53 is reset by the rise of the sampling clock CLK, the output signal of the VCO 51 also rises. In such a case, since the counter circuit 53 is reset by the sampling clock CLK, there is a problem that it is not possible to count the rising edge of the output signal of the VCO 51.
このような計数誤りによる雑音は、周波数軸上に−様な
レベルで分布するため、第6図および第7図に示すよう
にローパスフィルタ57を使用してb除去J°ることが
できず、ディジタル出力に含まれる雑音成分が増加する
という問題がある。Since the noise due to such counting errors is distributed at −-like levels on the frequency axis, it cannot be removed using the low-pass filter 57 as shown in FIGS. 6 and 7. There is a problem in that the noise component included in the digital output increases.
また、第8図に示した従来の別のm子化器は、カウンタ
73をリセットしないように植成きれているが、カウン
タ73の出力計数値をナンブリングクロツクCLKによ
ってレジスタA75にラップ−している。カウンタ73
は所謂バイナリカウンタであるため、計数値がカウント
アツプ等の変化をするときには、この変化の間に、連続
した計数値と全く異なった計数値が瞬時用れることがあ
るのひ、この全く異なったj[数値がレジスタA75に
ラッチされてしまうという問題がある。Further, another conventional m-digitizer shown in FIG. 8 is installed so as not to reset the counter 73, but the output count value of the counter 73 is wrapped in the register A75 by the numbering clock CLK. are doing. counter 73
is a so-called binary counter, so when the count value changes, such as counting up, a completely different count value may be used instantaneously during this change. j[There is a problem that the numerical value is latched in register A75.
具体的に説明すると、第10図は第8図のB子化器の動
作波形、すなわちVCO71の出力波形、サンプリング
クロックCLKの波形、カウンタ73の出力計数値およ
びレジスタΔ75.レジスタB77の出力内容および岱
子化器の出力内容等を示している。なお、レジスタA7
5.レジスタB77およびm子化器の出力内容を示す数
値G、を括弧の前に10進数を示し、括弧内に2進数を
示している。同図では、時刻12においてはサンプリン
グクロックCLKが立上がる時にVCO71の出力信号
も立上がっているため、レジスタA75にはサンプリン
グクロックCLKによって変化しようとする最中のカウ
ンタ73の計数値がラッチされようとする。この図示の
例においては、時刻12でカウンタ73は2進数で(0
1)から(10)に2ビツト変化しようとする時である
が、このような変化は一般に全ビット同時に起こるので
なく、(01)から(10)に変化する間に他の状態、
例えば(00)、<11)等の状態を経由する場合があ
り得るので、このような変化の間にサンプリングクロッ
クCLKによるラッチV」作が行なわれると、レジスタ
A75には(01)、(10)以外の(00)、(11
)9のような全く異なった誤った値をラッチする可能性
があるという問題がある。To be more specific, FIG. 10 shows the operating waveforms of the B converter shown in FIG. The output contents of the register B77, the output contents of the diaphragm converter, etc. are shown. In addition, register A7
5. The numerical value G indicating the output contents of the register B77 and the m-digitizer is shown in decimal notation before the parentheses, and in binary in the parentheses. In the figure, at time 12, when the sampling clock CLK rises, the output signal of the VCO 71 also rises, so the count value of the counter 73 that is about to change due to the sampling clock CLK is latched in the register A75. shall be. In this illustrated example, at time 12 the counter 73 is a binary number (0
When trying to change two bits from 1) to (10), such a change generally does not occur at the same time for all bits, but during the change from (01) to (10), other states,
For example, it may pass through states such as (00) and <11), so if the latch V' operation is performed by the sampling clock CLK during such a change, the register A75 will have (01) and (10). ) other than (00), (11
The problem is that it is possible to latch completely different and incorrect values such as )9.
このような誤った値をラッチしたことにより起因するl
音も、面述の場合と同様に、周波数軸上に−様なレベル
で分布するため、第6図および第7図に示Jようにロー
パスフィルタ57を使用しても除去1Jることができず
、ディジタル出力に含まれる雑音成分が増加するという
問題がある。l caused by latching such an incorrect value.
As in the case of surface description, the sound is also distributed at −-like levels on the frequency axis, so it can be removed by using the low-pass filter 57 as shown in FIGS. 6 and 7. First, there is a problem that noise components included in the digital output increase.
本発明は、上記に鑑みてなされたもので、その目的とす
るところは、誤った計数値をラッチせず、雑音の少ない
m子化器を提供することにある。The present invention has been made in view of the above, and an object of the present invention is to provide an m-converter that does not latch erroneous count values and has less noise.
[発明の構成]
(課題を解決するための手段)
上記目的を達成するため、本発明の吊子化器は、入力電
圧に比例した周波数で発振する電圧制御発振器と、該電
圧制al1発振器からの出力信号を計数するグレイコー
ドカウンタと、該グレイコードカウンタの計数値を所定
のタイミング信号でラッチするラッチ手段と、該−ラッ
チ手段でラッチされる前記計数値の前記所定のタイミン
グ間における差分を算出する算出手段とを有することを
要旨とする。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the suspender of the present invention includes a voltage controlled oscillator that oscillates at a frequency proportional to the input voltage, and a voltage controlled oscillator that oscillates at a frequency proportional to the input voltage. a Gray code counter that counts the output signal of the Gray code counter, a latch means that latches the count value of the Gray code counter with a predetermined timing signal, and a difference between the count value latched by the latch means at the predetermined timing. The gist is to have a calculation means for calculating.
(作用)
本発明のm子化器では、電圧制御発振器からの出力信号
をグレイコードカウンタで計数し、このグレイコードカ
ウンタの計数値を所定のタイミング18号でラッチし、
このラッチされる計数値の所定のタイミング間における
差分を8子化出力として得ている。(Function) In the m-digitizer of the present invention, the output signal from the voltage controlled oscillator is counted by a Gray code counter, and the count value of this Gray code counter is latched at a predetermined timing No. 18.
The difference between the latched count values at predetermined timings is obtained as an octad output.
(実施例) 以下、図面を用いて本発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.
第1図は本発明の一実施例に係るm子化器の構成を示す
ブロック図である。同図に示すm子化器は、差分計数形
吊子化器10を構成し、入力アナログ信号電圧3inに
比例した周波数で発振覆るVCOlを有し、該VCO1
からの出力信号はグレイコードカウンタ3によって計数
されて0る。このグレイコードカウンタ3は説明を簡単
にするJこめに一例として2ビツトのカウンタとして構
成され、周知のような0(00)→1(01)→2(1
1)→3(10)→O(00)・・・のようなグレイコ
ードで計数する。なお、括弧の前の数値は10進数で、
括弧内の数値はグレイコードで表わされた2進数である
。FIG. 1 is a block diagram showing the configuration of an m-child generator according to an embodiment of the present invention. The m generator shown in the figure constitutes a differential counting type suspender 10, and has a VCO1 that oscillates at a frequency proportional to an input analog signal voltage of 3 inches.
The output signal from the gray code counter 3 is counted to zero. To simplify the explanation, this Gray code counter 3 is configured as a 2-bit counter as an example, and is configured as a 2-bit counter as well-known 0 (00) → 1 (01) → 2 (1
It is counted using a gray code such as 1) → 3 (10) → O (00)... The number before the parentheses is a decimal number,
The numbers in parentheses are binary numbers expressed in Gray code.
グレイコード与つンタ3の出力計数値は、第1のレジス
タ5に供給され、サンプリングクロックCLKに応答し
て第1のレジスタ5にラッチされている。また、第1の
レジスタ5にラッヂされた計数値はグレイ/バイナリ変
換回路7に供給されている。グレイ/バイナリ変換回路
7は第1のレジスタ5にラッヂされたグレイコードの計
数値を2進数に変換する回路であり、この2進数に変換
された計数値は減韓器9の一方の入力に供給されるとと
もに、第2のレジスタ11に供給され、サンプリングク
ロックCLKに応答して1サンプリング周期萌の計数値
として第2のレジスタ11にラッチされている。第2の
レジスタ11にラッチされた計数値は゛減算i1%9の
他方の入力に供給され、減算器9はグレイ/バイナリ変
換回路7の計数値から第2のレジスタ11の計数値を減
偉し、サンプリングクロックCLK間の差分を算出して
いる。The output count value of the gray code generator 3 is supplied to the first register 5, and is latched in the first register 5 in response to the sampling clock CLK. Further, the count value latched in the first register 5 is supplied to the gray/binary conversion circuit 7. The Gray/binary conversion circuit 7 is a circuit that converts the count value of the Gray code latched into the first register 5 into a binary number, and the count value converted into a binary number is input to one input of the Korean reduction device 9. At the same time, it is supplied to the second register 11, and is latched in the second register 11 as a count value for one sampling period in response to the sampling clock CLK. The count value latched in the second register 11 is supplied to the other input of the subtracter i1%9, and the subtracter 9 subtracts the count value of the second register 11 from the count value of the gray/binary conversion circuit 7. , the difference between the sampling clock CLK is calculated.
以上のように構成されるη子化器10において、グレイ
コードカウンタ3は、リセットされずに常に連続的にv
Colの出力信号を計数するとともに、その計数動作に
おける計数値の変化は前述したように1ビツトのみが変
化し、計数値の変化最中に他の計数状態を経由すること
がないようになっている。また、第1のレジスタ5はサ
ンプリングクロックCLKが発生した時点のグレイコー
ドカウンタ3のに4数値をラッチするが、第2のレジス
タ11はサンプリングクロックCLKが発生した時点に
おいて第1のレジスタ5に既にラッチされている1サン
プリング周期前の計数値をグレイ/バイナリ変換回路7
を介してラッチするので、グレイ/バイナリ変換回路7
を介して第1のレジスタ5の計数値から第2のレジスタ
11の計数値を減算器9で減算することにより1サンプ
リング周期間におけるVCOlの出力信号数が■出され
、減算器9からw子化出力信号5outとして得ること
がでさるようになっている。In the η generator 10 configured as described above, the Gray code counter 3 is always continuously configured to v
While counting the output signal of Col, the change in the count value during the counting operation is such that only one bit changes as described above, and the count value does not go through other counting states during the change. There is. In addition, the first register 5 latches four numerical values in the Gray code counter 3 at the time when the sampling clock CLK is generated, but the second register 11 latches the four numerical values already in the first register 5 at the time when the sampling clock CLK is generated. The gray/binary conversion circuit 7 converts the latched count value from one sampling period ago.
Gray/binary conversion circuit 7
By subtracting the count value of the second register 11 from the count value of the first register 5 via the subtracter 9, the number of output signals of the VCOl in one sampling cycle is outputted, and the number of output signals of the VCOl in one sampling cycle is outputted. It is possible to obtain it as an output signal 5out.
第2図に示す各部の動作波形および出力内容を参照して
作用を具体的に説明する。The operation will be specifically explained with reference to the operation waveforms and output contents of each section shown in FIG.
まず、時刻OでサンプリングクロックCLKが立上がる
と、この時のグレイコードカウンタ3の出力計数値0(
QO)が第1のレジスタ5にラッチされ、グレイ/バイ
ナリ変換回路7がらはその2進数0 (00)が出力さ
れる。また更に、グレイコードカウンタ3はVCOlの
出力信号の立上がりを逐次連続的に計数し、その出力計
a値は1゜2.3と増加し、その後、時刻6で次のり【
コックCLKが立上がると、この時グレイ/バイナリ変
換回路7から出力されている1サンプリング周期前の時
刻Oの計数値0 (00)がクロックCLKによって第
2のレジスタ11にラッチされるとともに、この時グレ
イコードカウンタ3の出力計数値3(10)が第1のレ
ジスタ5にラッチされ、この計数値3(10)はグレイ
/バイナリ変換回路7で2進数計数値3(11)に変換
されて減算器9の一方の入力に供給される。この2進数
U1数(i113(11)は減算器9において第2のレ
ジスタ11からの1サンプリング周期前の計数値0(0
0)を減→され、減算器9は時刻0がら時刻6までの第
1のサンプリング周期内のM子化出力信号5outとし
て3(11)を出力する。First, when the sampling clock CLK rises at time O, the output count value of the Gray code counter 3 at this time is 0 (
QO) is latched in the first register 5, and the gray/binary conversion circuit 7 outputs its binary number 0 (00). Furthermore, the Gray code counter 3 successively and continuously counts the rising edge of the output signal of the VCO1, and its output total a value increases to 1°2.3, and then at time 6 the next value [
When the clock CLK rises, the count value 0 (00) at time O one sampling period before, which is output from the gray/binary conversion circuit 7 at this time, is latched into the second register 11 by the clock CLK. The output count value 3 (10) of the Gray code counter 3 is latched in the first register 5, and this count value 3 (10) is converted into a binary count value 3 (11) by the Gray/binary conversion circuit 7. It is supplied to one input of the subtractor 9. This binary number U1 number (i113 (11) is obtained by the subtracter 9 from the second register 11, which is the count value 0 (0
0) is subtracted → and the subtracter 9 outputs 3(11) as the M child output signal 5out within the first sampling period from time 0 to time 6.
また、時刻6の後、グレイコードカウンタ3は連続的に
VCOlの計数し、そのグレイコード計数値は3(10
)からO(00)→1(01)と変化する。そして、時
刻12でクロックCLKが立上がると、まず第2のレジ
スタ11にはグレイ/バイナリ変換回路7からの出力8
を数値3(11)がラッチされるととbに、第1のレジ
スタ5はグレイコードカウンタ3の出力計数値をラッチ
するのであるが、時刻12においてVCOlの出力信号
も同時に立上がっているため、グレイコードカウンタ3
はこのVCOlの出力信号を計数して、1(01)から
2(11)に変化しようとする最中にある。従って、第
1のレジスタ5はグレイコードカウンタ3の変化しつつ
ある出力計数値1(01)または2(11)のいずれか
をラッチすることになる。Also, after time 6, the Gray code counter 3 continuously counts VCOl, and the Gray code count value is 3 (10
) to O(00)→1(01). Then, when the clock CLK rises at time 12, the output 8 from the gray/binary conversion circuit 7 is first stored in the second register 11.
When the numerical value 3 (11) is latched, the first register 5 latches the output count value of the Gray code counter 3, but at time 12, the output signal of VCO1 also rises at the same time. , Gray code counter 3
is in the process of counting the output signal of this VCOl and changing from 1 (01) to 2 (11). Therefore, the first register 5 will latch either the changing output count value 1 (01) or 2 (11) of the Gray code counter 3.
1(01)が第1のレジスタ5にラッチされた場合には
、グレイ/バイナリ変換回路7で2進数に変換されて減
算器9に供給され、減算器9において1(01)に対す
る3(11)の減算が行なわれ、2(10)がω子化出
力信Q 3 outとして出力される。When 1 (01) is latched in the first register 5, it is converted into a binary number by the Gray/binary conversion circuit 7 and supplied to the subtracter 9. ) is performed, and 2(10) is output as the ω child output signal Q 3 out.
一方、2(11)が第1のレジスタ5にラッチされた場
合には、グレイ/バイナリ変換回路7で2(10)に変
換されて減算器9に供給され、減算器9において2(1
0)に対する3(11)の減G)が行なわれ、3(11
)がm子化出カ信号5outとして出力される。On the other hand, when 2(11) is latched in the first register 5, it is converted to 2(10) by the gray/binary conversion circuit 7 and supplied to the subtracter 9.
A reduction of 3 (11) G) to 0) is performed, and 3 (11
) is output as the m child output signal 5out.
以上の結果、時刻6から時刻12までの第2のサンプリ
ング周期内の母子化出力化QSoutとして2(10)
または3(11)を出力J゛ることになる。As a result of the above, the mother-child output QSout in the second sampling period from time 6 to time 12 is 2 (10).
Or 3 (11) will be output.
以下同様にして図がられがるように、時刻12から時刻
18までの第3のサンプリング周期内の岳子化出力信J
’3 S outとして2(10)または1(01)が
出力される。Similarly, as shown in the figure below, the output signal J within the third sampling period from time 12 to time 18 is
'3 2 (10) or 1 (01) is output as S out.
従って、第1.第2.第3のサンプリング周期内の量子
化出力信号5outは順にr3.2.2Jまたはr3,
3.IJとなり、時刻12におけるvcoiの出力信号
の立上がりは第2または第3のサンプリング周期のどち
らか一方で計数されるようになっている。このため、従
来のように計数値が飛び越されて計数されないことがな
いようになっているので、雑音成分が少ないm子化出力
信号が得られるようになっている。Therefore, the first. Second. The quantized output signal 5out within the third sampling period is r3.2.2J or r3,
3. IJ, and the rise of the vcoi output signal at time 12 is counted in either the second or third sampling period. This prevents the count value from being skipped and not being counted as in the conventional case, so that an m-child output signal with less noise components can be obtained.
第3図および第4図はそれぞれ本発明の他の実施例を示
し、第1図の差分計数形吊子化器10を使用したA/D
変換器のブロック図である。この第3図および第4図に
示すA/D変換器は、それぞれ館述した第6図および第
7図のA/D変換器において直接計数形徴子化器50の
代わりに第1図の差分計数形m子化器10を使用した点
が異なるのみであり、同じ構成要素には同じ符号を付1
ノ、その説明を省略する。3 and 4 respectively show other embodiments of the present invention, in which an A/D device using the differential counting type suspender 10 of FIG. 1 is shown.
FIG. 2 is a block diagram of a converter. The A/D converters shown in FIGS. 3 and 4 are used in place of the direct counting type signature generator 50 in the A/D converters shown in FIGS. 6 and 7, respectively. The only difference is that a differential counting type m-enabler 10 is used, and the same components are given the same reference numerals.
No, the explanation will be omitted.
このようにA/D変換器に差分計数形毎子化器10を使
用することにより、雑音成分の少ないディジタル出力を
得ることができるものである。By using the differential counting type child generator 10 in the A/D converter in this way, it is possible to obtain a digital output with less noise components.
[発明の効果]
以上説明したように、本発明によれば、電圧制御発振器
からの出力信号をグレイコードカウンタで計数し、この
久レイコードカウンタの計数値を所定のタイミング信号
でラッチし、このラッチされる計数値の所定のタイミン
グ間における差分を吊子化出力として得ており、グレイ
コードカウンタはリセットされないようになっていると
ともに、計数動作の変化時に同時に複数ビットが変化す
ることがないので、誤った計数値をラッチすることがな
く、この結果、1jJL音を低減1yることができるよ
うになっている。[Effects of the Invention] As explained above, according to the present invention, the output signal from the voltage controlled oscillator is counted by the Gray code counter, the count value of the Gray code counter is latched with a predetermined timing signal, and the output signal from the voltage controlled oscillator is counted by the Gray code counter. The difference between the predetermined timings of the latched count value is obtained as a suspended output, and the Gray code counter is not reset, and multiple bits do not change at the same time when the counting operation changes. , an erroneous count value is not latched, and as a result, the 1jJL sound can be reduced 1y.
第1図は本発明の一実施例に係るm子化器の構成を示す
ブロック図、第2図は第1図のr子化器の各部の動作波
形および出力内容を示す図、第3図および第4図はそれ
ぞれ第1図のm子化器を使用した本発明の他の実施例に
係るA/D変換器のブロック図、第5図は従来のm子化
器のブロック図、第6図および第7図は第5図のm子化
器を使用した従来のA/D変換器のブロック図、第8図
は従来の別のm子化器のブロック図、第9図および第1
0図はそれぞれ第5図および第8図の量子化器の各部の
動作波形および出力内容を示す図である。
1・・・電圧制御発振器
3・・・グレイコードカウンタ
5・・・第1のレジスタ
7・・・グレイ/バイナリ変換回路
9・・・減算器
10・・・差分計数形M子化器
11・・・第2のレジスタ
55・・・D/D変換回路
57・・・ローパスフィルタ
61・・・加障器
63・・・積分器
69・・・D/A変換器
代理人 弁理士 三 好 保 男
サン1リングクロツクCLK
窮6図
窮8図FIG. 1 is a block diagram showing the configuration of an m-modifier according to an embodiment of the present invention, FIG. 2 is a diagram showing the operating waveforms and output contents of each part of the r-modifier shown in FIG. 1, and FIG. 4 are a block diagram of an A/D converter according to another embodiment of the present invention using the m-converter shown in FIG. 1, and FIG. 5 is a block diagram of a conventional m-converter, and FIG. 6 and 7 are block diagrams of a conventional A/D converter using the m-converter shown in FIG. 5, FIG. 8 is a block diagram of another conventional m-converter, and FIGS. 1
FIG. 0 is a diagram showing operating waveforms and output contents of each part of the quantizer in FIGS. 5 and 8, respectively. 1... Voltage controlled oscillator 3... Gray code counter 5... First register 7... Gray/binary conversion circuit 9... Subtractor 10... Difference counting type M generator 11... ... Second register 55 ... D/D conversion circuit 57 ... Low pass filter 61 ... Obstructor 63 ... Integrator 69 ... D/A converter agent Patent attorney Tamotsu Miyoshi Otokosan 1 ring clock CLK 6th figure 8th figure
Claims (2)
振器と、該電圧制御発振器からの出力信号を計数するグ
レイコードカウンタと、該グレイコードカウンタの計数
値を所定のタイミング信号でラッチするラッチ手段と、
該ラッチ手段でラッチされる前記計数値の前記所定のタ
イミング間における差分を算出する算出手段とを有する
ことを特徴とする量子化器。(1) A voltage controlled oscillator that oscillates at a frequency proportional to the input voltage, a Gray code counter that counts the output signal from the voltage controlled oscillator, and a latch unit that latches the counted value of the Gray code counter using a predetermined timing signal. and,
A quantizer comprising calculation means for calculating a difference between the predetermined timings of the count value latched by the latch means.
とするA/D変換器。(2) An A/D converter comprising the quantizer according to claim (1).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3190788A JPH01208024A (en) | 1988-02-16 | 1988-02-16 | Quantizer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3190788A JPH01208024A (en) | 1988-02-16 | 1988-02-16 | Quantizer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH01208024A true JPH01208024A (en) | 1989-08-22 |
Family
ID=12344065
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3190788A Pending JPH01208024A (en) | 1988-02-16 | 1988-02-16 | Quantizer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH01208024A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1988
- 1988-02-16 JP JP3190788A patent/JPH01208024A/en active Pending
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JP2020085537A (en) * | 2018-11-19 | 2020-06-04 | 株式会社東芝 | Semiconductor device and distance measurement device |
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