JPH01208024A - Quantizer - Google Patents

Abstract

PURPOSE:To reduce a noise by preventing mis-counting from being performed by counting an output signal from a voltage controlled oscillator, latching a count value by a prescribed timing signal, and quantizing the difference of latched count values between a prescribed timing. CONSTITUTION:In a quantizer 10, a Gray code counter 3 always counts the output signal of the VCO1 successively without being reset, and also, the change of the count value in a counting operation is generated only in one bit. A first register 5 latches the count value of the counter 3 at the time of generating a sampling clock CLK, however, a second register 11 latches the count value of one sampling period before already latched by the register 5 at the time of generating the clock CLK via a Gray/binary conversion circuit 7. By subtracting the count value of the register 11 from that of the register 5 by a subtractor 9 via the conversion circuit 7, the output signal of the VCO1 in one sampling period can be computed, then, a quantization output signal Sout can be obtained.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、入力電圧に比例した周波数で発掘づる電圧制
御発振器の出力信号を計数して吊子化出力を得る量子化
器および該は子化器を使用したＡ／Ｄ変換器に関覆る。[Detailed description of the invention] [Object of the invention] (Industrial application field) The present invention is a quantization method that obtains a hanging output by counting the output signal of a voltage controlled oscillator excavated at a frequency proportional to the input voltage. The present invention relates to an A/D converter using a converter and a converter.

（従来の技術） 第５図はこ９種の従来のＧ子化器の構成を示すブロック
図であり、電圧制御発振器（以下、■ｃｏと略称づる）
５１と該■Ｃｏの出力に接続されたカウンタ回路５３と
からなる直接計数形量子化器５０を構成している。ＶＣ
Ｏ５１は入力アナログ信号電圧３ｉｎに比例した周波数
を発振し、この発掘出力信号がカウンタ回路５３でｊ１
数され、吊子化出力信号３ｏｕｔとして出力するととも
に、カウンタ回路５３は所定のサンプリングクロックＣ
ＬＫによって適宜リセットされている。(Prior Art) Fig. 5 is a block diagram showing the configuration of these nine types of conventional G generators, including a voltage controlled oscillator (hereinafter abbreviated as ■co).
51 and a counter circuit 53 connected to the output of the ■Co. VC
O51 oscillates a frequency proportional to the input analog signal voltage 3in, and this excavated output signal is j1 by the counter circuit 53.
The counter circuit 53 receives a predetermined sampling clock C and outputs it as a hanging output signal 3out.
It is reset appropriately by LK.

このような構成される直接計数形団子化器５０は、第６
図に示すように、その出力にディジタル−ディジタル変
換回路（以下、Ｄ／Ｄ変換回路と略称づる）５５・およ
びローパスフィルタ５７を接続することによりＡ／Ｄ変
換器を構成することができ、また第７図に示すように、
Ｄ／Ｄ変換回路５５の出力をＤ／Ａ変換器６９でアナロ
グ信号に変換してフィードバックし、加算器６１で入力
信号３１ｎから減算し、この出力を積分器６３で積分し
て直接計数形ｍ子化器５０に供給することによりデルタ
シグマ形Ａ／Ｄ変換器を構成することができる。The direct counting type dumpling device 50 configured in this manner has the sixth
As shown in the figure, an A/D converter can be configured by connecting a digital-to-digital conversion circuit (hereinafter referred to as a D/D conversion circuit) 55 and a low-pass filter 57 to its output. As shown in Figure 7,
The output of the D/D conversion circuit 55 is converted into an analog signal by the D/A converter 69 and fed back, the adder 61 subtracts it from the input signal 31n, and this output is integrated by the integrator 63 to obtain a direct counting form m. By supplying the signal to the converter 50, a delta-sigma type A/D converter can be constructed.

前記直接計数形ｍ子化器５０で混入づる吊子化雑音の周
波数軸上の分布は、低周波数域はど低く、高周波数域は
ど高くなり、２０　ｄ　Ｂ　／ｄｅｃａｄｅの傾きを有
づる。従って、直接計数形Ｍ子化器５０を使用した第６
図および第７図の従来のＡ／Ｄ変換器も低周波数域はど
低く、高周波数域はど高いｍ子化雑音分１５となり、高
周波数域のＤ子化雑音成分をローパスフィルタによって
除去することにより雑音成分の少ないディジタル出力を
得ることができる。The distribution on the frequency axis of the hanging noise mixed in by the direct counting type m-concentrator 50 is low in the low frequency range and high in the high frequency range, and has a slope of 20 d B /decade. Therefore, the sixth model using the direct counting type M generator 50
In the conventional A/D converters shown in Fig. 7 and Fig. 7, the low frequency range is very low, and the high frequency range is very high. As a result, a digital output with less noise components can be obtained.

また、従来のｍ子化器どして、第８図に示Ｊように、Ｖ
Ｃ○７１の出力を計数するカウンタ７３をサンプリング
クロックＣＬＫでリセットせずに、該カウンタ７３の計
数出力値をレジスタＡ７５に供給してサンプリングクロ
ックＣＬＫでラッチし、該レジスタＡ７５にラッチされ
た計数値を減綽器７９の一方の入力に供給するとともに
、レジスタ８７７に供給してサンプリングクロックＣＬ
Ｋでラッチし、該レジスタＢ７７にラッチされた１ナン
ブリング周期前の計数値を減算器７９の他方の入力に供
給し、減算器７９においてレジスタＡ７５にラッチきれ
た計数値からレジスタＢ７７にラッチされた１サンプリ
ング周期前の計数値を減紳し、１→ノンブリング周期内
のＶＣＯ７１の出力信号数を求めるＲ子化器、仮りにバ
イナリ差分形σ子化器がある。In addition, as shown in FIG. 8, V
Without resetting the counter 73 that counts the output of C○71 with the sampling clock CLK, the count output value of the counter 73 is supplied to the register A75 and latched with the sampling clock CLK, and the count value latched in the register A75 is is supplied to one input of the attenuator 79, and is also supplied to the register 877 to output the sampling clock CL.
K is latched, and the count value from one numbering period before the register B77 is supplied to the other input of the subtracter 79. In the subtracter 79, the count value latched to the register A75 is latched to the register B77. There is also a binary difference type sigma converter, which reduces the count value one sampling period before and calculates the number of output signals of the VCO 71 within 1→non-bringing period.

このように構成される第８図のｍ子化器も第５図の量子
化器と同様に第６図または第７図に示すようにＡ／Ｄ変
換器を構成し、高周波数域の吊子化雑音成分をローパス
フィルタによって除去づることにより雑音成分の少ない
ディジタル出力を（ｑることができる。Similarly to the quantizer shown in FIG. 5, the m-quantizer shown in FIG. By removing the condensation noise component with a low-pass filter, a digital output with less noise component can be obtained (q).

（発明が解決しようと１ｙる課題） 第５図に示した従来の直接計数形は子化器および該直接
計数形闇子化器を使用した従来のＡ／Ｄ変換器では、サ
ンプリングクロックＣＬＫによりてカウンタ回路５３を
リセットづることが必要であるが、ＶＣＯ５１の出力信
号はサンプリングクロックＣＬＫと非同期であるため、
サンプリングクロックＣＬＫによってカウンタ回路５３
をリセットするとぎにＶＣＯ５１の出力信号が変化し、
カウンタ回路５３をインクリメントすべき状態が発生す
ることがある。(Problems to be Solved by the Invention) The conventional direct counting type darkening device shown in FIG. 5 and the conventional A/D converter using the direct counting type darkening device are However, since the output signal of the VCO 51 is asynchronous with the sampling clock CLK,
Counter circuit 53 by sampling clock CLK
As soon as you reset the VCO51 output signal changes,
A situation may occur in which the counter circuit 53 should be incremented.

具体的に説明すると、第９図は第１図の直接計数形聞子
化器５０の動作波形、すなわちＶＣＯ５１の出力波形、
サンプリングクロックＣＬＫの波形、カウンタ回路５３
の出力計数値を示しているが、時刻１２においてサンプ
リングクロックＣＬＫの立上がりによってカウンタ回路
５３をリセットしようとづる時に、ＶＣＯ５１の出力信
号の立上がりも発生している。このような場合、カウン
タ回路５３はサンプリングクロックＣＬＫによってリセ
ットされるため、ＶＣＯ５１の出力信号の立上がりを計
数することができないという問題がある。Specifically, FIG. 9 shows the operating waveform of the direct counting type converter 50 shown in FIG. 1, that is, the output waveform of the VCO 51,
Waveform of sampling clock CLK, counter circuit 53
However, at time 12, when the counter circuit 53 is reset by the rise of the sampling clock CLK, the output signal of the VCO 51 also rises. In such a case, since the counter circuit 53 is reset by the sampling clock CLK, there is a problem that it is not possible to count the rising edge of the output signal of the VCO 51.

このような計数誤りによる雑音は、周波数軸上に−様な
レベルで分布するため、第６図および第７図に示すよう
にローパスフィルタ５７を使用してｂ除去Ｊ°ることが
できず、ディジタル出力に含まれる雑音成分が増加する
という問題がある。Since the noise due to such counting errors is distributed at −-like levels on the frequency axis, it cannot be removed using the low-pass filter 57 as shown in FIGS. 6 and 7. There is a problem in that the noise component included in the digital output increases.

また、第８図に示した従来の別のｍ子化器は、カウンタ
７３をリセットしないように植成きれているが、カウン
タ７３の出力計数値をナンブリングクロツクＣＬＫによ
ってレジスタＡ７５にラップ−している。カウンタ７３
は所謂バイナリカウンタであるため、計数値がカウント
アツプ等の変化をするときには、この変化の間に、連続
した計数値と全く異なった計数値が瞬時用れることがあ
るのひ、この全く異なったｊ［数値がレジスタＡ７５に
ラッチされてしまうという問題がある。Further, another conventional m-digitizer shown in FIG. 8 is installed so as not to reset the counter 73, but the output count value of the counter 73 is wrapped in the register A75 by the numbering clock CLK. are doing. counter 73
is a so-called binary counter, so when the count value changes, such as counting up, a completely different count value may be used instantaneously during this change. j[There is a problem that the numerical value is latched in register A75.

具体的に説明すると、第１０図は第８図のＢ子化器の動
作波形、すなわちＶＣＯ７１の出力波形、サンプリング
クロックＣＬＫの波形、カウンタ７３の出力計数値およ
びレジスタΔ７５．レジスタＢ７７の出力内容および岱
子化器の出力内容等を示している。なお、レジスタＡ７
５．レジスタＢ７７およびｍ子化器の出力内容を示す数
値Ｇ、を括弧の前に１０進数を示し、括弧内に２進数を
示している。同図では、時刻１２においてはサンプリン
グクロックＣＬＫが立上がる時にＶＣＯ７１の出力信号
も立上がっているため、レジスタＡ７５にはサンプリン
グクロックＣＬＫによって変化しようとする最中のカウ
ンタ７３の計数値がラッチされようとする。この図示の
例においては、時刻１２でカウンタ７３は２進数で（０
１）から（１０）に２ビツト変化しようとする時である
が、このような変化は一般に全ビット同時に起こるので
なく、（０１）から（１０）に変化する間に他の状態、
例えば（００）、＜１１）等の状態を経由する場合があ
り得るので、このような変化の間にサンプリングクロッ
クＣＬＫによるラッチＶ」作が行なわれると、レジスタ
Ａ７５には（０１）、（１０）以外の（００）、（１１
）９のような全く異なった誤った値をラッチする可能性
があるという問題がある。To be more specific, FIG. 10 shows the operating waveforms of the B converter shown in FIG. The output contents of the register B77, the output contents of the diaphragm converter, etc. are shown. In addition, register A7
5. The numerical value G indicating the output contents of the register B77 and the m-digitizer is shown in decimal notation before the parentheses, and in binary in the parentheses. In the figure, at time 12, when the sampling clock CLK rises, the output signal of the VCO 71 also rises, so the count value of the counter 73 that is about to change due to the sampling clock CLK is latched in the register A75. shall be. In this illustrated example, at time 12 the counter 73 is a binary number (0
When trying to change two bits from 1) to (10), such a change generally does not occur at the same time for all bits, but during the change from (01) to (10), other states,
For example, it may pass through states such as (00) and <11), so if the latch V' operation is performed by the sampling clock CLK during such a change, the register A75 will have (01) and (10). ) other than (00), (11
The problem is that it is possible to latch completely different and incorrect values such as )9.

このような誤った値をラッチしたことにより起因するｌ
音も、面述の場合と同様に、周波数軸上に−様なレベル
で分布するため、第６図および第７図に示Ｊようにロー
パスフィルタ５７を使用しても除去１Ｊることができず
、ディジタル出力に含まれる雑音成分が増加するという
問題がある。l caused by latching such an incorrect value.
As in the case of surface description, the sound is also distributed at −-like levels on the frequency axis, so it can be removed by using the low-pass filter 57 as shown in FIGS. 6 and 7. First, there is a problem that noise components included in the digital output increase.

本発明は、上記に鑑みてなされたもので、その目的とす
るところは、誤った計数値をラッチせず、雑音の少ない
ｍ子化器を提供することにある。The present invention has been made in view of the above, and an object of the present invention is to provide an m-converter that does not latch erroneous count values and has less noise.

［発明の構成］ （課題を解決するための手段） 上記目的を達成するため、本発明の吊子化器は、入力電
圧に比例した周波数で発振する電圧制御発振器と、該電
圧制ａｌ１発振器からの出力信号を計数するグレイコー
ドカウンタと、該グレイコードカウンタの計数値を所定
のタイミング信号でラッチするラッチ手段と、該−ラッ
チ手段でラッチされる前記計数値の前記所定のタイミン
グ間における差分を算出する算出手段とを有することを
要旨とする。[Structure of the Invention] (Means for Solving the Problems) In order to achieve the above object, the suspender of the present invention includes a voltage controlled oscillator that oscillates at a frequency proportional to the input voltage, and a voltage controlled oscillator that oscillates at a frequency proportional to the input voltage. a Gray code counter that counts the output signal of the Gray code counter, a latch means that latches the count value of the Gray code counter with a predetermined timing signal, and a difference between the count value latched by the latch means at the predetermined timing. The gist is to have a calculation means for calculating.

（作用） 本発明のｍ子化器では、電圧制御発振器からの出力信号
をグレイコードカウンタで計数し、このグレイコードカ
ウンタの計数値を所定のタイミング１８号でラッチし、
このラッチされる計数値の所定のタイミング間における
差分を８子化出力として得ている。(Function) In the m-digitizer of the present invention, the output signal from the voltage controlled oscillator is counted by a Gray code counter, and the count value of this Gray code counter is latched at a predetermined timing No. 18.
The difference between the latched count values at predetermined timings is obtained as an octad output.

（実施例） 以下、図面を用いて本発明の詳細な説明する。(Example) Hereinafter, the present invention will be explained in detail using the drawings.

第１図は本発明の一実施例に係るｍ子化器の構成を示す
ブロック図である。同図に示すｍ子化器は、差分計数形
吊子化器１０を構成し、入力アナログ信号電圧３ｉｎに
比例した周波数で発振覆るＶＣＯｌを有し、該ＶＣＯ１
からの出力信号はグレイコードカウンタ３によって計数
されて０る。このグレイコードカウンタ３は説明を簡単
にするＪこめに一例として２ビツトのカウンタとして構
成され、周知のような０（００）→１（０１）→２（１
１）→３（１０）→Ｏ（００）・・・のようなグレイコ
ードで計数する。なお、括弧の前の数値は１０進数で、
括弧内の数値はグレイコードで表わされた２進数である
。FIG. 1 is a block diagram showing the configuration of an m-child generator according to an embodiment of the present invention. The m generator shown in the figure constitutes a differential counting type suspender 10, and has a VCO1 that oscillates at a frequency proportional to an input analog signal voltage of 3 inches.
The output signal from the gray code counter 3 is counted to zero. To simplify the explanation, this Gray code counter 3 is configured as a 2-bit counter as an example, and is configured as a 2-bit counter as well-known 0 (00) → 1 (01) → 2 (1
It is counted using a gray code such as 1) → 3 (10) → O (00)... The number before the parentheses is a decimal number,
The numbers in parentheses are binary numbers expressed in Gray code.

グレイコード与つンタ３の出力計数値は、第１のレジス
タ５に供給され、サンプリングクロックＣＬＫに応答し
て第１のレジスタ５にラッチされている。また、第１の
レジスタ５にラッヂされた計数値はグレイ／バイナリ変
換回路７に供給されている。グレイ／バイナリ変換回路
７は第１のレジスタ５にラッヂされたグレイコードの計
数値を２進数に変換する回路であり、この２進数に変換
された計数値は減韓器９の一方の入力に供給されるとと
もに、第２のレジスタ１１に供給され、サンプリングク
ロックＣＬＫに応答して１サンプリング周期萌の計数値
として第２のレジスタ１１にラッチされている。第２の
レジスタ１１にラッチされた計数値は゛減算ｉ１％９の
他方の入力に供給され、減算器９はグレイ／バイナリ変
換回路７の計数値から第２のレジスタ１１の計数値を減
偉し、サンプリングクロックＣＬＫ間の差分を算出して
いる。The output count value of the gray code generator 3 is supplied to the first register 5, and is latched in the first register 5 in response to the sampling clock CLK. Further, the count value latched in the first register 5 is supplied to the gray/binary conversion circuit 7. The Gray/binary conversion circuit 7 is a circuit that converts the count value of the Gray code latched into the first register 5 into a binary number, and the count value converted into a binary number is input to one input of the Korean reduction device 9. At the same time, it is supplied to the second register 11, and is latched in the second register 11 as a count value for one sampling period in response to the sampling clock CLK. The count value latched in the second register 11 is supplied to the other input of the subtracter i1%9, and the subtracter 9 subtracts the count value of the second register 11 from the count value of the gray/binary conversion circuit 7. , the difference between the sampling clock CLK is calculated.

以上のように構成されるη子化器１０において、グレイ
コードカウンタ３は、リセットされずに常に連続的にｖ
Ｃｏｌの出力信号を計数するとともに、その計数動作に
おける計数値の変化は前述したように１ビツトのみが変
化し、計数値の変化最中に他の計数状態を経由すること
がないようになっている。また、第１のレジスタ５はサ
ンプリングクロックＣＬＫが発生した時点のグレイコー
ドカウンタ３のに４数値をラッチするが、第２のレジス
タ１１はサンプリングクロックＣＬＫが発生した時点に
おいて第１のレジスタ５に既にラッチされている１サン
プリング周期前の計数値をグレイ／バイナリ変換回路７
を介してラッチするので、グレイ／バイナリ変換回路７
を介して第１のレジスタ５の計数値から第２のレジスタ
１１の計数値を減算器９で減算することにより１サンプ
リング周期間におけるＶＣＯｌの出力信号数が■出され
、減算器９からｗ子化出力信号５ｏｕｔとして得ること
がでさるようになっている。In the η generator 10 configured as described above, the Gray code counter 3 is always continuously configured to v
While counting the output signal of Col, the change in the count value during the counting operation is such that only one bit changes as described above, and the count value does not go through other counting states during the change. There is. In addition, the first register 5 latches four numerical values in the Gray code counter 3 at the time when the sampling clock CLK is generated, but the second register 11 latches the four numerical values already in the first register 5 at the time when the sampling clock CLK is generated. The gray/binary conversion circuit 7 converts the latched count value from one sampling period ago.
Gray/binary conversion circuit 7
By subtracting the count value of the second register 11 from the count value of the first register 5 via the subtracter 9, the number of output signals of the VCOl in one sampling cycle is outputted, and the number of output signals of the VCOl in one sampling cycle is outputted. It is possible to obtain it as an output signal 5out.

第２図に示す各部の動作波形および出力内容を参照して
作用を具体的に説明する。The operation will be specifically explained with reference to the operation waveforms and output contents of each section shown in FIG.

まず、時刻ＯでサンプリングクロックＣＬＫが立上がる
と、この時のグレイコードカウンタ３の出力計数値０（
ＱＯ）が第１のレジスタ５にラッチされ、グレイ／バイ
ナリ変換回路７がらはその２進数０　（００）が出力さ
れる。また更に、グレイコードカウンタ３はＶＣＯｌの
出力信号の立上がりを逐次連続的に計数し、その出力計
ａ値は１゜２．３と増加し、その後、時刻６で次のり【
コックＣＬＫが立上がると、この時グレイ／バイナリ変
換回路７から出力されている１サンプリング周期前の時
刻Ｏの計数値０　（００）がクロックＣＬＫによって第
２のレジスタ１１にラッチされるとともに、この時グレ
イコードカウンタ３の出力計数値３（１０）が第１のレ
ジスタ５にラッチされ、この計数値３（１０）はグレイ
／バイナリ変換回路７で２進数計数値３（１１）に変換
されて減算器９の一方の入力に供給される。この２進数
Ｕ１数（ｉ１１３（１１）は減算器９において第２のレ
ジスタ１１からの１サンプリング周期前の計数値０（０
０）を減→され、減算器９は時刻０がら時刻６までの第
１のサンプリング周期内のＭ子化出力信号５ｏｕｔとし
て３（１１）を出力する。First, when the sampling clock CLK rises at time O, the output count value of the Gray code counter 3 at this time is 0 (
QO) is latched in the first register 5, and the gray/binary conversion circuit 7 outputs its binary number 0 (00). Furthermore, the Gray code counter 3 successively and continuously counts the rising edge of the output signal of the VCO1, and its output total a value increases to 1°2.3, and then at time 6 the next value [
When the clock CLK rises, the count value 0 (00) at time O one sampling period before, which is output from the gray/binary conversion circuit 7 at this time, is latched into the second register 11 by the clock CLK. The output count value 3 (10) of the Gray code counter 3 is latched in the first register 5, and this count value 3 (10) is converted into a binary count value 3 (11) by the Gray/binary conversion circuit 7. It is supplied to one input of the subtractor 9. This binary number U1 number (i113 (11) is obtained by the subtracter 9 from the second register 11, which is the count value 0 (0
0) is subtracted → and the subtracter 9 outputs 3(11) as the M child output signal 5out within the first sampling period from time 0 to time 6.

また、時刻６の後、グレイコードカウンタ３は連続的に
ＶＣＯｌの計数し、そのグレイコード計数値は３（１０
）からＯ（００）→１（０１）と変化する。そして、時
刻１２でクロックＣＬＫが立上がると、まず第２のレジ
スタ１１にはグレイ／バイナリ変換回路７からの出力８
を数値３（１１）がラッチされるととｂに、第１のレジ
スタ５はグレイコードカウンタ３の出力計数値をラッチ
するのであるが、時刻１２においてＶＣＯｌの出力信号
も同時に立上がっているため、グレイコードカウンタ３
はこのＶＣＯｌの出力信号を計数して、１（０１）から
２（１１）に変化しようとする最中にある。従って、第
１のレジスタ５はグレイコードカウンタ３の変化しつつ
ある出力計数値１（０１）または２（１１）のいずれか
をラッチすることになる。Also, after time 6, the Gray code counter 3 continuously counts VCOl, and the Gray code count value is 3 (10
) to O(00)→1(01). Then, when the clock CLK rises at time 12, the output 8 from the gray/binary conversion circuit 7 is first stored in the second register 11.
When the numerical value 3 (11) is latched, the first register 5 latches the output count value of the Gray code counter 3, but at time 12, the output signal of VCO1 also rises at the same time. , Gray code counter 3
is in the process of counting the output signal of this VCOl and changing from 1 (01) to 2 (11). Therefore, the first register 5 will latch either the changing output count value 1 (01) or 2 (11) of the Gray code counter 3.

１（０１）が第１のレジスタ５にラッチされた場合には
、グレイ／バイナリ変換回路７で２進数に変換されて減
算器９に供給され、減算器９において１（０１）に対す
る３（１１）の減算が行なわれ、２（１０）がω子化出
力信Ｑ　３　ｏｕｔとして出力される。When 1 (01) is latched in the first register 5, it is converted into a binary number by the Gray/binary conversion circuit 7 and supplied to the subtracter 9. ) is performed, and 2(10) is output as the ω child output signal Q 3 out.

一方、２（１１）が第１のレジスタ５にラッチされた場
合には、グレイ／バイナリ変換回路７で２（１０）に変
換されて減算器９に供給され、減算器９において２（１
０）に対する３（１１）の減Ｇ）が行なわれ、３（１１
）がｍ子化出カ信号５ｏｕｔとして出力される。On the other hand, when 2(11) is latched in the first register 5, it is converted to 2(10) by the gray/binary conversion circuit 7 and supplied to the subtracter 9.
A reduction of 3 (11) G) to 0) is performed, and 3 (11
) is output as the m child output signal 5out.

以上の結果、時刻６から時刻１２までの第２のサンプリ
ング周期内の母子化出力化ＱＳｏｕｔとして２（１０）
または３（１１）を出力Ｊ゛ることになる。As a result of the above, the mother-child output QSout in the second sampling period from time 6 to time 12 is 2 (10).
Or 3 (11) will be output.

以下同様にして図がられがるように、時刻１２から時刻
１８までの第３のサンプリング周期内の岳子化出力信Ｊ
’３　Ｓ　ｏｕｔとして２（１０）または１（０１）が
出力される。Similarly, as shown in the figure below, the output signal J within the third sampling period from time 12 to time 18 is
'3 2 (10) or 1 (01) is output as S out.

従って、第１．第２．第３のサンプリング周期内の量子
化出力信号５ｏｕｔは順にｒ３．２．２Ｊまたはｒ３，
３．ＩＪとなり、時刻１２におけるｖｃｏｉの出力信号
の立上がりは第２または第３のサンプリング周期のどち
らか一方で計数されるようになっている。このため、従
来のように計数値が飛び越されて計数されないことがな
いようになっているので、雑音成分が少ないｍ子化出力
信号が得られるようになっている。Therefore, the first. Second. The quantized output signal 5out within the third sampling period is r3.2.2J or r3,
3. IJ, and the rise of the vcoi output signal at time 12 is counted in either the second or third sampling period. This prevents the count value from being skipped and not being counted as in the conventional case, so that an m-child output signal with less noise components can be obtained.

第３図および第４図はそれぞれ本発明の他の実施例を示
し、第１図の差分計数形吊子化器１０を使用したＡ／Ｄ
変換器のブロック図である。この第３図および第４図に
示すＡ／Ｄ変換器は、それぞれ館述した第６図および第
７図のＡ／Ｄ変換器において直接計数形徴子化器５０の
代わりに第１図の差分計数形ｍ子化器１０を使用した点
が異なるのみであり、同じ構成要素には同じ符号を付１
ノ、その説明を省略する。3 and 4 respectively show other embodiments of the present invention, in which an A/D device using the differential counting type suspender 10 of FIG. 1 is shown.
FIG. 2 is a block diagram of a converter. The A/D converters shown in FIGS. 3 and 4 are used in place of the direct counting type signature generator 50 in the A/D converters shown in FIGS. 6 and 7, respectively. The only difference is that a differential counting type m-enabler 10 is used, and the same components are given the same reference numerals.
No, the explanation will be omitted.

このようにＡ／Ｄ変換器に差分計数形毎子化器１０を使
用することにより、雑音成分の少ないディジタル出力を
得ることができるものである。By using the differential counting type child generator 10 in the A/D converter in this way, it is possible to obtain a digital output with less noise components.

［発明の効果］ 以上説明したように、本発明によれば、電圧制御発振器
からの出力信号をグレイコードカウンタで計数し、この
久レイコードカウンタの計数値を所定のタイミング信号
でラッチし、このラッチされる計数値の所定のタイミン
グ間における差分を吊子化出力として得ており、グレイ
コードカウンタはリセットされないようになっていると
ともに、計数動作の変化時に同時に複数ビットが変化す
ることがないので、誤った計数値をラッチすることがな
く、この結果、１ｊＪＬ音を低減１ｙることができるよ
うになっている。[Effects of the Invention] As explained above, according to the present invention, the output signal from the voltage controlled oscillator is counted by the Gray code counter, the count value of the Gray code counter is latched with a predetermined timing signal, and the output signal from the voltage controlled oscillator is counted by the Gray code counter. The difference between the predetermined timings of the latched count value is obtained as a suspended output, and the Gray code counter is not reset, and multiple bits do not change at the same time when the counting operation changes. , an erroneous count value is not latched, and as a result, the 1jJL sound can be reduced 1y.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例に係るｍ子化器の構成を示す
ブロック図、第２図は第１図のｒ子化器の各部の動作波
形および出力内容を示す図、第３図および第４図はそれ
ぞれ第１図のｍ子化器を使用した本発明の他の実施例に
係るＡ／Ｄ変換器のブロック図、第５図は従来のｍ子化
器のブロック図、第６図および第７図は第５図のｍ子化
器を使用した従来のＡ／Ｄ変換器のブロック図、第８図
は従来の別のｍ子化器のブロック図、第９図および第１
０図はそれぞれ第５図および第８図の量子化器の各部の
動作波形および出力内容を示す図である。 １・・・電圧制御発振器 ３・・・グレイコードカウンタ ５・・・第１のレジスタ ７・・・グレイ／バイナリ変換回路 ９・・・減算器 １０・・・差分計数形Ｍ子化器 １１・・・第２のレジスタ ５５・・・Ｄ／Ｄ変換回路 ５７・・・ローパスフィルタ ６１・・・加障器 ６３・・・積分器 ６９・・・Ｄ／Ａ変換器 代理人　弁理士　　三　好　保　男 サン１リングクロツクＣＬＫ 窮６図 窮８図FIG. 1 is a block diagram showing the configuration of an m-modifier according to an embodiment of the present invention, FIG. 2 is a diagram showing the operating waveforms and output contents of each part of the r-modifier shown in FIG. 1, and FIG. 4 are a block diagram of an A/D converter according to another embodiment of the present invention using the m-converter shown in FIG. 1, and FIG. 5 is a block diagram of a conventional m-converter, and FIG. 6 and 7 are block diagrams of a conventional A/D converter using the m-converter shown in FIG. 5, FIG. 8 is a block diagram of another conventional m-converter, and FIGS. 1
FIG. 0 is a diagram showing operating waveforms and output contents of each part of the quantizer in FIGS. 5 and 8, respectively. 1... Voltage controlled oscillator 3... Gray code counter 5... First register 7... Gray/binary conversion circuit 9... Subtractor 10... Difference counting type M generator 11... ... Second register 55 ... D/D conversion circuit 57 ... Low pass filter 61 ... Obstructor 63 ... Integrator 69 ... D/A converter agent Patent attorney Tamotsu Miyoshi Otokosan 1 ring clock CLK 6th figure 8th figure

Claims (2)

【特許請求の範囲】[Claims] （１）入力電圧に比例した周波数で発振する電圧制御発
振器と、該電圧制御発振器からの出力信号を計数するグ
レイコードカウンタと、該グレイコードカウンタの計数
値を所定のタイミング信号でラッチするラッチ手段と、
該ラッチ手段でラッチされる前記計数値の前記所定のタ
イミング間における差分を算出する算出手段とを有する
ことを特徴とする量子化器。(1) A voltage controlled oscillator that oscillates at a frequency proportional to the input voltage, a Gray code counter that counts the output signal from the voltage controlled oscillator, and a latch unit that latches the counted value of the Gray code counter using a predetermined timing signal. and,
A quantizer comprising calculation means for calculating a difference between the predetermined timings of the count value latched by the latch means. （２）請求項（１）記載の量子化器を有することを特徴
とするＡ／Ｄ変換器。(2) An A/D converter comprising the quantizer according to claim (1).