JPS6347291B2

JPS6347291B2 -

Info

Publication number: JPS6347291B2
Application number: JP57082078A
Authority: JP
Inventors: Masaru Hashirano
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1982-05-14
Filing date: 1982-05-14
Publication date: 1988-09-21
Also published as: JPS58198923A

Description

【発明の詳細な説明】本発明は２進数の変調信号をパルス幅変調出力
に変換するパルス幅変調回路に関し、特にパルス
幅変調回路の直線性を改善することを目的とす
る。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a pulse width modulation circuit that converts a binary modulation signal into a pulse width modulation output, and particularly aims to improve the linearity of the pulse width modulation circuit.

第１図は従来のパルス幅変調回路の原理的構成
図、第２図は第１図の動作波形図を示す。第１図
において、１は２進カウンタ、２はプリセツト回
路、３は計数値検出器、４はデータ値検出器、５
はクロツクゲート、６は出力回路、７はプリセツ
トパルス発生回路、ａはクロツクパルス、d₁〜d_o
はデイジタル変調信号d_i，ｈはパルス幅変調出力
である。前記プリセツト回路２には、ｎビツトの
デイジタル変調信号d_i（但し、ｉ＝１〜２）とプ
リセツトパルス発生回路７のプリセツトパルスｅ
が入力され、２進カウンタ１の各ビツトにリセツ
トパルスg_i（ｉ＝１〜ｎ）、セツトパルス_i（ｉ＝
１〜ｎ）を与える構成になつている。g_i、_iはプ
リセツトパルスｅが発生している期間は、 d_i＝Ｌならば g_i＝“Ｈ”、_i＝“Ｌ” d_i＝Ｈならば g_i＝“Ｌ”、_i＝“Ｈ” となり、プリセツトパルスｅが発生しない期間
は、d_iにもかかわらず、g_i＝“Ｌ”、_i＝“Ｌ”とな
る。“Ｈ”、“Ｌ”は論理レベルを表わす。g_i、_iに
より２進カウンタ１をプリセツトパルスｅの発生
するタイミングで、かつパルスの発生している期
間各ビツトをセツトまたはリセツトし、計数開始
値（初期値）をプリセツトする。プリセツト動作
が完了すると２進カウンタ１はクロツクゲート５
を通過したクロツクパルスa′を計数し、c_i（ｉ＝
１〜ｎ）を計数出力する。プリセツト期間にあつ
てはc_i＝d_i（ｉ＝１〜ｎ）である。計数が進んでc_i
＝“Ｈ”となると計数値検出器３の出力ｂは“Ｌ”
になつてクロツクゲート５を閉じ、クロツクパル
スａの出力a′を禁止する。これにより２進カウン
タ１は計数を停止する。そして、次のプリセツト
パルスｅの発生で再び同様の動作を繰り返す。計
数値検出器３の出力ｂは、 _o 〓ⁱ⁼¹ c_i・2^i-1＝2ⁿ−１ならばｂ＝“Ｌ” _o 〓ⁱ⁼¹ c_i・2^i-1＜2ⁿ−１ならばｂ＝“Ｈ” となる。従つて、変調信号の値が_o 〓ⁱ⁼¹ d_i・2^i-1＜2ⁿ
−１であればプリセツトのタイミングで出力ｂは
“Ｈ”になり、計数値が_o 〓ⁱ⁼¹ c_i・2^i-1＝2ⁿ−１になる
まで“Ｈ”を保持して“Ｌ”に変わる。そして次
のプリセツトのタイミングまで“Ｌ”を保持して
“Ｈ”に変わる。即ち、出力ｂの“Ｌ”の期間は
変調信号の値_o 〓ⁱ⁼¹ d_i・2^i-1に対応するので出力回路
６で反転してパルス幅変調出力ｈとすることがで
きる。データ値検出器４の出力ｆは、 _o 〓ⁱ⁼¹ d_i・2^i-1＝０ならばｆ＝“Ｈ” _o 〓ⁱ⁼¹ d_i・2^i-1＞０ならばｆ＝“Ｌ” となり、出力回路６に入力してｆ＝“Ｈ”のとき
パルス幅変調出力ｈを“Ｌ”に規制し、ｆ＝“Ｌ”
のとき計数値検出器３の出力ｂを反転出力するよ
うにしている。 FIG. 1 shows the basic configuration of a conventional pulse width modulation circuit, and FIG. 2 shows an operating waveform diagram of FIG. 1. In FIG. 1, 1 is a binary counter, 2 is a preset circuit, 3 is a count value detector, 4 is a data value detector, and 5 is a
is a clock gate, 6 is an output circuit, 7 is a preset pulse generation circuit, a is a clock pulse, d ₁ to _{d o}
is a digital modulated signal d _i and h is a pulse width modulated output. The preset circuit 2 receives an n-bit digital modulation signal d _i (where i=1 to 2) and a preset pulse e from the preset pulse generation circuit 7.
is input, and a reset pulse g _i (i=1 to n) and a set pulse _i (i=
1 to n). g _i , _i is the period during which the preset pulse e is generated, if d _i =L, g _i = “H”, _i = “L”; if d i =H, _{g i} ₌ “L”, _i = During the period in which the signal becomes "H" and the preset pulse e is not generated, g _i = "L" and _i = "L" despite _di . "H" and "L" represent logic levels. Each bit of the binary counter 1 is set or reset using g _i and _i at the timing when the preset pulse e is generated and while the pulse is being generated, and the counting start value (initial value) is preset. When the preset operation is completed, binary counter 1 switches to clock gate 5.
Count the clock pulses a′ that have passed through c _i (i=
1 to n) are counted and output. During the preset period, c _i =d _i (i=1 to n). As the count progresses c _i
= “H”, the output b of the count value detector 3 becomes “L”
Then, the clock gate 5 is closed and the output a' of the clock pulse a is inhibited. This causes the binary counter 1 to stop counting. Then, the same operation is repeated again when the next preset pulse e is generated. The output b of the count value detector 3 is _o 〓 ⁱ⁼¹ c _i・2 ^i-1 = 2 ⁿ −1, then b=“L” _o 〓 ⁱ⁼¹ c _i・2 ^i-1 <2 ⁿ − If it is 1, b=“H”. Therefore, the value of the modulation signal is _o 〓 ⁱ⁼¹ d _i・2 ^i-1 ＜2 ⁿ
-1, the output b becomes “H” at the preset timing, and remains “H” until the count value becomes _o 〓 ⁱ⁼¹ c _i・2 ^i-1 = 2 ⁿ −1, and then “L”. ”. Then, it holds "L" until the next preset timing and changes to "H". That is, since the "L" period of the output b corresponds to the modulated signal value _o 〓 ⁱ⁼¹ d _i ·2 ^i-1 , it can be inverted by the output circuit 6 to provide a pulse width modulated output h. The output f of the data value detector 4 is: _o 〓 ⁱ⁼¹ d _i・2 ^i-1 If i-1 = 0, f=“H” _o 〓 ⁱ⁼¹ d _i・2 ^i-1 If >0, f=“ When f = "H", the pulse width modulation output h is regulated to "L", and f = "L".
At this time, the output b of the count value detector 3 is inverted.

第２図の動作波形図はｎ＝４の例であり、各波
形図は第１図の入出力ａ，a′，ｂ〜ｈに対応して
いる。プリセツトパルスｅはプリセツトパルス発
生器７においてクロツクパルスａより形成され、
１クロツク周期のパルス幅を有しており、t₁、
2t₁、3t₁……の一定周期t₁で発生する。今、変調
信号ｄがt₀で０、t₂で７、t₃で15、t₄で９に変化
したとすると、t₁、2t₁のタイミングでは２進カ
ウンタ１にｃ＝０をプリセツトしてｃ＝15まで計
数する。このときｃ‐15に達するタイミング2t₁、
3t₁で次のプリセツトパルスが発生するため、出
力ｂはひげ状パルスとなる。タイミング3t₁、4t₁
ではｃ＝７をプリセツトしてｃ＝15まで計数し、
出力ｂを“Ｌ”にしてクロツクパルスａを禁止し
たクロツクゲート５の出力a′を得、計数を停止さ
せる。次にタイミング5t₁、6t₁ではｃ＝15をプリ
セツトするため出力ｂはＬのままで２進カウンタ
１は計数しない。さらに7t₁のタイミングではｃ
＝９をプリセツトし、計数を再開する。以後同様
の動作を繰り返す。 The operating waveform diagram in FIG. 2 is an example where n=4, and each waveform diagram corresponds to input/output a, a', b to h in FIG. A preset pulse e is generated from a clock pulse a in a preset pulse generator 7;
It has a pulse width of one clock period, t ₁ ,
2t ₁ , 3t ₁ ... occurs at a constant period t ₁ . Now, suppose that the modulation signal d changes to 0 at t ₀ , 7 at t ₂ , 15 at t ₃ , and 9 at t ₄ , then c=0 is preset in binary counter 1 at timings t ₁ and 2t ₁ . Count up to c=15. At this time, the timing of reaching c-15 is 2t ₁ ,
Since the next preset pulse is generated at 3t ₁ , the output b becomes a whisker-like pulse. Timing 3t ₁ , 4t ₁
Now, preset c=7 and count up to c=15,
The output b is set to "L" to obtain the output a' of the clock gate 5 which inhibits the clock pulse a, and the counting is stopped. Next, at timings 5t ₁ and 6t ₁ , c=15 is preset, so the output b remains at L and the binary counter 1 does not count. Furthermore, at the timing of 7t ₁ , c
=9 and restart counting. The same operation is repeated thereafter.

第３図はパルス幅変調動作を拡大図示したもの
である。プリセツトパルスｅにより２進カウンタ
１は初期値NPにプリセツトされるが、実際には
プリセツトされるまでにα_bなる時間を要し、かつ
各ビツト毎にバラツキがある。従つて、計数値検
出器３の出力ｂは計数出力手段c_i（ｉ＝１〜ｎ）
のうちで最も早く“Ｌ”になつた出力で“Ｌ”か
ら“Ｈ”になる。プリセツトが解除されるのはク
ロツクのタイミングであるから、実際のプリセ
ツト解除はこれより遅れる。従つて、２進カウン
タ１は２番目のクロツクから計数を開始する。
即ち、出力ｂが“Ｈ”になつて計数が始まるまで
α_pの時間を要する。計数値がNH＝2ⁿ−１に達す
ると出力ｂは“Ｌ”になり、クロツクを止めて計
数停止する。そして、次のプリセツトパルスはｎ
番目のクロツクのタイミングで再び発生する。
しかるに、出力ｂの“Ｌ”の期間はNP＋２／fa− α_pとなる。α_p＝２／fa−α_bであるため、２進カウンタ１の各ビツト毎のプリセツトがばらつくとα_bが
ばらつき、出力ｂの“Ｌ”の期間、即ち、パルス
幅変調出力ｈの“Ｈ”の期間が変動を受け、直線
性が悪くなる欠点がある。 FIG. 3 is an enlarged view of the pulse width modulation operation. Although the binary counter 1 is preset to the initial value NP by the preset pulse e, it actually takes a time α _b to be preset, and there is variation for each bit. Therefore, the output b of the count value detector 3 is the count output means c _i (i=1 to n)
The output that becomes "L" earliest among them changes from "L" to "H". Since the preset is canceled at the clock timing, the actual preset cancellation is delayed. Therefore, binary counter 1 starts counting from the second clock.
That is, it takes a time α _p until the output b becomes “H” and counting begins. When the count value reaches NH=2 ⁿ -1, the output b becomes "L", the clock is stopped, and counting is stopped. Then, the next preset pulse is n
Occurs again at the timing of the second clock.
However, the "L" period of output b becomes NP+2/fa- _αp . Since α _p = 2/fa - α _b , if the preset for each bit of binary counter 1 varies, α _b will vary, and the “L” period of output b, that is, the “H” period of pulse width modulation output h. ” period is subject to fluctuations, resulting in poor linearity.

以上の説明では、クロツクパルスａに対するプ
リセツトパルスの遅延及び２進カウンタ１の伝搬
遅延、計数値検出器及び出力回路の遅延を無視し
ている。これらの遅延が実際には発生している
が、本発明の説明には特に影響を及ぼさないので
割愛する。なお、プリセツトパルスｅはクロツク
パルスａを2ⁿ分周したものであり、周期は2ⁿ／fa
である。 In the above description, the delay of the preset pulse with respect to the clock pulse a, the propagation delay of the binary counter 1, the delay of the count value detector and the output circuit are ignored. Although these delays actually occur, they are omitted because they do not particularly affect the explanation of the present invention. Note that the preset pulse e is the clock pulse a divided by ²ⁿ , and the period is ²ⁿ /fa.
It is.

クロツクパルをゲートするゲート手段と、前記
ゲート手段の出力を計数する２進カウンタと、プ
リセツトパルスを発生させるパルス発生手段と、
前記パルス発生手段の出力により前記２進カウン
タに２進数の変調信号をプリセツトするプリセツ
ト手段と、前記２進カウンタの計数値を検出した
出力により前記ゲート手段を制御する計数値検出
手段と、前記変調信号のデータ値を検出するデー
タ値検出手段と、前記計数値検出手段の出力と前
記データ値検出手段の出力との論理出力を得る出
力手段と、前記出力手段の出力を前記クロツクパ
ルスによりラツチするラツチ手段とを具備し、前
記ラツチ手段の出力より前記変調信号のパルス幅
変調出力を得ることを特徴とし、パルス幅変調回
路の直線性を従来に比べて改善できる効果を奏す
る。 gating means for gating clock pulses, a binary counter for counting the output of said gating means, and pulse generating means for generating preset pulses;
presetting means for presetting a binary modulation signal in the binary counter by the output of the pulse generating means; count value detection means for controlling the gate means by the output of the detected count value of the binary counter; data value detection means for detecting a data value of a signal; output means for obtaining a logical output of the output of the count value detection means and the output of the data value detection means; and a latch for latching the output of the output means with the clock pulse. A pulse width modulated output of the modulated signal is obtained from the output of the latch means, and the linearity of the pulse width modulation circuit can be improved compared to the conventional one.

以下本発明の一実施例を第４図と第５図に基づ
いて説明する。なお第１図と同様の作用を成すも
のには同一符号を付けてその説明を省く。 An embodiment of the present invention will be described below with reference to FIGS. 4 and 5. Components having the same functions as those in FIG. 1 are given the same reference numerals and their explanations will be omitted.

第４図の第１図従来例との相違点は、ラツチ回
路８を設けた点である。他は従来例と全く同じ構
成である。即ち、従来の欠点であるプリセツトの
遅れ時間α_bのバラツキを除去するために、第５図
に示すように従来例で説明した手法で作成した前
記出力回路６のパルス幅変調信号ｈを、新たに設
けたラツチ回路（Ｄフリツプフロツプからなる）
８に入力して、クロツクパルスａでラツチした出
力h′を最終的なパルス幅変調出力として取出すも
のである。このようにすればα_pを１とすることが
できるため、変調信号d_i（ｉ＝１〜ｎ）に対応し
たパルス幅変調出力h′のＨの期間をNP＋１／faとすることができる。これによりα_bの影響を除去で
き、直線性の優れたパルス幅変調出力を得ること
ができる。 The difference between FIG. 4 and the conventional example shown in FIG. 1 is that a latch circuit 8 is provided. The other configurations are exactly the same as the conventional example. That is, in order to eliminate the variation in the preset delay time α _b , which is a drawback of the conventional method, the pulse width modulation signal h of the output circuit 6 created by the method explained in the conventional example is changed to a new one, as shown in FIG. A latch circuit (consisting of a D flip-flop) installed in
8 and the output h' latched by the clock pulse a is taken out as the final pulse width modulation output. In this way, α _p can be set to 1, so that the H period of the pulse width modulated output h' corresponding to the modulated signal d _i (i=1 to n) can be set to NP+1/fa. As a result, the influence of α _b can be removed, and a pulse width modulation output with excellent linearity can be obtained.

以上説明したように本発明のパルス幅変調回路
によると、出力手段の出力にラツチ手段を新たに
設け、リニアリテイーの悪い前記出力手段の出力
をクロツクパルスでラツチし、ラツチ手段の出力
信号を最終的なパルス幅変調出力としたため、リ
ニアリテイーの悪い出力は、クロツクパルスによ
り正規化され、最終的なパルス幅変調出力はクロ
ツクパルスで決まる精度の高いパルス幅の出力と
することができる。これにより、パルス幅変調出
力は直線性が極めて優れており、クロツクパルス
に正確に同期するため、２進カウンタやゲート回
路等の伝搬遅延の影響を無視した設計が可能であ
ると共にクロツクパルスの周波数を上げて高速化
するにも適しているものである。 As explained above, according to the pulse width modulation circuit of the present invention, a latch means is newly provided at the output of the output means, the output of the output means having poor linearity is latched by a clock pulse, and the output signal of the latch means is used as the final output signal. Since the pulse width modulation output is used, an output with poor linearity is normalized by the clock pulse, and the final pulse width modulation output can be an output with a highly accurate pulse width determined by the clock pulse. As a result, the pulse width modulation output has extremely excellent linearity and is precisely synchronized with the clock pulse, making it possible to design designs that ignore the effects of propagation delays in binary counters, gate circuits, etc., and to increase the frequency of the clock pulse. It is also suitable for increasing speed.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は従来パルス幅変調回路の原理的構成
図、第２図、第３図は第１図の動作波形図、第４
図は本発明パルス幅変調回路の原理的構成図、第
５図は第４図の動作波形図である。１……２進カウンタ、２……プリセツト回路、
３……計数値検出器、４……データ値検出器、５
……クロツクゲート、６……出力回路、８……ラ
ツチ回路、ａ……クロツクパルス、ｂ……計数値
検出の出力、ｃ……２進カウンタの計数出力、ｄ
……デイジタル変調信号、ｅ……プリセツトパル
ス、ｆ……データ値検出器の出力、ｇ……プリセ
ツト回路の出力（セツト・リセツトパルス）、ｈ，
h′……パルス幅変調出力。 Figure 1 is a basic configuration diagram of a conventional pulse width modulation circuit, Figures 2 and 3 are operational waveform diagrams of Figure 1, and Figure 4
5 is a diagram showing the basic configuration of the pulse width modulation circuit of the present invention, and FIG. 5 is an operational waveform diagram of FIG. 4. 1... Binary counter, 2... Preset circuit,
3... Count value detector, 4... Data value detector, 5
...Clock gate, 6...Output circuit, 8...Latch circuit, a...Clock pulse, b...Output of count value detection, c...Count output of binary counter, d
...Digital modulation signal, e...Preset pulse, f...Output of data value detector, g...Output of preset circuit (set/reset pulse), h,
h′...Pulse width modulation output.

Claims

【特許請求の範囲】[Claims]

１クロツクパルスをゲートするゲート手段と、
前記ゲート手段の出力を計数する２進カウンタ
と、プリセツトパルスを発生させるパルス発生手
段と、前記パルス発生手段の出力により前記２進
カウンタに２進数の変調信号をプリセツトするプ
リセツト手段と、前記２進カウンタの計数値を検
出した出力により前記ゲート手段を制御する計数
値検出手段と、前記変調信号のデータ値を検出す
るデータ値検出手段と、前記計数値検出手段の出
力と前記データ値検出手段の出力との論理出力を
得る出力手段と、前記出力手段の出力を前記クロ
ツクパルスによりラツチするラツチ手段とを具備
し、前記ラツチ手段の出力により前記変調信号の
パルス幅変調出力を得るパルス幅変調回路。1. Gating means for gating clock pulses;
a binary counter for counting the output of the gate means; a pulse generating means for generating a preset pulse; a presetting means for presetting a binary modulation signal in the binary counter by the output of the pulse generating means; count value detection means for controlling the gate means by the output of a detected count value of the digit counter; data value detection means for detecting the data value of the modulation signal; and the output of the count value detection means and the data value detection means. and a latch means for latching the output of the output means with the clock pulse, the pulse width modulation circuit obtaining a pulse width modulated output of the modulated signal by the output of the latch means. .