JPH0745800A - Soi基板 - Google Patents
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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Abstract
(57)【要約】
【目的】高いゲッタリング能力を備えたSOI基板を得
る。 【構成】P+ 型単結晶シリコン基板1上の多結晶シリコ
ン膜2中に島状のシリコン酸化膜3を形成し、その多結
晶シリコン膜上の全面に第2の単結晶シリコン基板4を
設ける。シリコン酸化膜3上の単結晶シリコン基板4の
領域を半導体デバイス形成領域とし、素子分離領域に溝
を設け、この溝をシリコン酸化膜5で埋める。
る。 【構成】P+ 型単結晶シリコン基板1上の多結晶シリコ
ン膜2中に島状のシリコン酸化膜3を形成し、その多結
晶シリコン膜上の全面に第2の単結晶シリコン基板4を
設ける。シリコン酸化膜3上の単結晶シリコン基板4の
領域を半導体デバイス形成領域とし、素子分離領域に溝
を設け、この溝をシリコン酸化膜5で埋める。
Description
【0001】
【産業上の利用分野】本発明はSOI基板に関し、特に
ゲッタリング効果を有すSOI基板の構造に関する。
ゲッタリング効果を有すSOI基板の構造に関する。
【0002】
【従来の技術】高集積化した半導体デバイスにおいて
は、材料の持つ内因的な不純物や欠陥、さらにプロセス
中に誘起,導入される欠陥や、特に重金属不純物による
汚染などはそのデバイス特性を著しく低下させるため、
その重金属や欠陥を効率よく素子領域外に排除すること
(ゲッタリング)が必要である。
は、材料の持つ内因的な不純物や欠陥、さらにプロセス
中に誘起,導入される欠陥や、特に重金属不純物による
汚染などはそのデバイス特性を著しく低下させるため、
その重金属や欠陥を効率よく素子領域外に排除すること
(ゲッタリング)が必要である。
【0003】重金属や欠陥のゲッタリング効果を有する
SOI基板の第1の従来例としては特開平2−2371
21号公報に開示されたものがある。これは図6に示す
ように、選択酸化法により埋め込みシリコン酸化膜22
を単結晶シリコン基板21の上面に部分的に作り、平坦
化の後に上部の単結晶シリコン基板23と張り合わせる
ものである。このような構造にすることにより下部の単
結晶シリコン基板21のIG欠陥層21Aにおいてイン
トリンシックゲッタリングを可能としている。
SOI基板の第1の従来例としては特開平2−2371
21号公報に開示されたものがある。これは図6に示す
ように、選択酸化法により埋め込みシリコン酸化膜22
を単結晶シリコン基板21の上面に部分的に作り、平坦
化の後に上部の単結晶シリコン基板23と張り合わせる
ものである。このような構造にすることにより下部の単
結晶シリコン基板21のIG欠陥層21Aにおいてイン
トリンシックゲッタリングを可能としている。
【0004】第2の従来例としては特開平3−1320
55号公報に開示されたものがある。これは図7に示す
ように第1の単結晶シリコン基板21上にシリコン酸化
膜22Aを形成し、その上にゲッタリング能力および膜
歪緩和能力を有するアモルファスシリコン膜あるいは多
結晶シリコン膜24などのバッファー層を設け、その上
に第2の単結晶シリコ基板23Aを形成したものであ
る。
55号公報に開示されたものがある。これは図7に示す
ように第1の単結晶シリコン基板21上にシリコン酸化
膜22Aを形成し、その上にゲッタリング能力および膜
歪緩和能力を有するアモルファスシリコン膜あるいは多
結晶シリコン膜24などのバッファー層を設け、その上
に第2の単結晶シリコ基板23Aを形成したものであ
る。
【0005】また、第3の従来例としては、SOI基板
ではないが、素子分離を兼ねたゲッタリング手段として
は、図8に示す特開昭63−271941号公報に示さ
れたものがある。これは、N型埋め込み拡散層25を有
した単結晶シリコン基板21上にN型エピタキシャル層
26を形成し、素子分離領域をパターニングして溝を形
成した後、その溝内を多結晶シリコン膜24Aで埋めて
そこにボロンを拡散させ、この多結晶シリコン膜24A
を素子分離体と同時に重金属汚染に対するゲッタリング
サイトとしている例である。
ではないが、素子分離を兼ねたゲッタリング手段として
は、図8に示す特開昭63−271941号公報に示さ
れたものがある。これは、N型埋め込み拡散層25を有
した単結晶シリコン基板21上にN型エピタキシャル層
26を形成し、素子分離領域をパターニングして溝を形
成した後、その溝内を多結晶シリコン膜24Aで埋めて
そこにボロンを拡散させ、この多結晶シリコン膜24A
を素子分離体と同時に重金属汚染に対するゲッタリング
サイトとしている例である。
【0006】
【発明が解決しようとする課題】図6及び図8に示した
第1及び第3の従来例では、下地の単結晶シリコン基板
との分離が不完全なため、α線起因キャリアによるソフ
トエラーを充分に減らすことはできない。その上、第3
の従来例においては、基板作成時および後のデバイス形
成時の熱処理により、多結晶シリコン膜24Aのホウ素
がデバイス形成領域へ拡散するためにデバイスの高密度
化が妨げられる。
第1及び第3の従来例では、下地の単結晶シリコン基板
との分離が不完全なため、α線起因キャリアによるソフ
トエラーを充分に減らすことはできない。その上、第3
の従来例においては、基板作成時および後のデバイス形
成時の熱処理により、多結晶シリコン膜24Aのホウ素
がデバイス形成領域へ拡散するためにデバイスの高密度
化が妨げられる。
【0007】また、第2の実施例では、ゲッタリングサ
イトである多結晶シリコン膜24を全面に設けているこ
とにより、基板の反りが発生し歪や欠陥の原因となる。
また、多結晶シリコン膜24はFeに対してのゲッタリ
ング能力が弱い上にゲッタリングサイトがデバイス形成
領域近傍に存在することにより、一度ゲッタリングされ
た重金属の再拡散の影響がでやすいという欠点がある。
イトである多結晶シリコン膜24を全面に設けているこ
とにより、基板の反りが発生し歪や欠陥の原因となる。
また、多結晶シリコン膜24はFeに対してのゲッタリ
ング能力が弱い上にゲッタリングサイトがデバイス形成
領域近傍に存在することにより、一度ゲッタリングされ
た重金属の再拡散の影響がでやすいという欠点がある。
【0008】
【課題を解決するための手段】第1の発明のSOI基板
は、第1の単結晶シリコン基板上に形成された多結晶シ
リコン膜と、この多結晶シリコン膜中に形成された島状
のシリコン酸化膜と、前記多結晶シリコン膜上の全面に
形成された第2の単結晶シリコン基板とを含むものであ
る。
は、第1の単結晶シリコン基板上に形成された多結晶シ
リコン膜と、この多結晶シリコン膜中に形成された島状
のシリコン酸化膜と、前記多結晶シリコン膜上の全面に
形成された第2の単結晶シリコン基板とを含むものであ
る。
【0009】第2の発明のSOI基板は、第1の単結晶
シリコン基板上に形成されたシリコン酸化膜と、このシ
リコン酸化膜の全面に形成された第2の単結晶シリコン
基板と、この第2の単結晶シリコン基板から前記第1の
単結晶シリコン基板の上部に達する素子分離用の溝と、
この溝内に埋め込まれた多結晶シリコン膜とを含むもの
である。
シリコン基板上に形成されたシリコン酸化膜と、このシ
リコン酸化膜の全面に形成された第2の単結晶シリコン
基板と、この第2の単結晶シリコン基板から前記第1の
単結晶シリコン基板の上部に達する素子分離用の溝と、
この溝内に埋め込まれた多結晶シリコン膜とを含むもの
である。
【0010】
【実施例】以下本発明の実施例を図面を用いて説明す
る。図1は本発明の第1の実施例の断面図である。
る。図1は本発明の第1の実施例の断面図である。
【0011】図1において第1の単結晶シリコン基板で
あるP+ 型単結晶シリコン基板1上には多結晶シリコン
膜2が形成され、その内部に島状のシリコン酸化膜3が
設けられている。そしてこの多結晶シリコン膜2上の全
面にCZ法で製造されたP型の単結晶シリコン基板4が
形成されている。また、この単結晶シリコン基板4の素
子分離の領域には、多結晶シリコン膜2に達する溝が設
けられシリコン酸化膜5が埋込まれている。
あるP+ 型単結晶シリコン基板1上には多結晶シリコン
膜2が形成され、その内部に島状のシリコン酸化膜3が
設けられている。そしてこの多結晶シリコン膜2上の全
面にCZ法で製造されたP型の単結晶シリコン基板4が
形成されている。また、この単結晶シリコン基板4の素
子分離の領域には、多結晶シリコン膜2に達する溝が設
けられシリコン酸化膜5が埋込まれている。
【0012】次に図2を併用してその製造方法を説明す
る。まず図2(a)に示すように、P+ 型単結晶シリコ
ン基板1〔面方位(100),不純物濃度1〜5×10
19cm-3、抵抗率10〜20mΩ・cm〕上に減圧CV
D法により多結晶シリコン膜2Aを9μmの厚さに成膜
した後、全面にシリコン酸化膜3を500nmの厚さに
成膜する。次でこのシリコン酸化膜3をフォトリソグラ
フィーおよびエッチング技術によりパターニングし、島
状のシリコン酸化膜3を形成する。
る。まず図2(a)に示すように、P+ 型単結晶シリコ
ン基板1〔面方位(100),不純物濃度1〜5×10
19cm-3、抵抗率10〜20mΩ・cm〕上に減圧CV
D法により多結晶シリコン膜2Aを9μmの厚さに成膜
した後、全面にシリコン酸化膜3を500nmの厚さに
成膜する。次でこのシリコン酸化膜3をフォトリソグラ
フィーおよびエッチング技術によりパターニングし、島
状のシリコン酸化膜3を形成する。
【0013】次に図2(b)に示すように、再び多結晶
シリコン膜2Bを減圧CVD法により2μm程度成膜し
て表面を研磨して平坦化する。次に図2(c)に示すよ
うに、この多結晶シリコン膜2の平坦化面に、P型の単
結晶シリコン基板4〔面方位(100),抵抗率10〜
Ω・cm〕を1000℃2時間程度の熱処理により張り
合わせる。以下図1に示したように、デバイス形成領域
側の単結晶シリコン基板4を所定の厚さ(例えば0.1
〜10μm)に研削研磨したのち、素子分離のための溝
をフォトリソグラフィーおよびエッチング技術により形
成する。次でこの溝にシリコン酸化膜5を埋めて、素子
分離領域を形成する。
シリコン膜2Bを減圧CVD法により2μm程度成膜し
て表面を研磨して平坦化する。次に図2(c)に示すよ
うに、この多結晶シリコン膜2の平坦化面に、P型の単
結晶シリコン基板4〔面方位(100),抵抗率10〜
Ω・cm〕を1000℃2時間程度の熱処理により張り
合わせる。以下図1に示したように、デバイス形成領域
側の単結晶シリコン基板4を所定の厚さ(例えば0.1
〜10μm)に研削研磨したのち、素子分離のための溝
をフォトリソグラフィーおよびエッチング技術により形
成する。次でこの溝にシリコン酸化膜5を埋めて、素子
分離領域を形成する。
【0014】こうして作成したSOI基板を従来例のS
OI基板と共に重金属の定量汚染実験を行った。汚染元
素としてはFeを用い、その汚染方法は、原子吸光分析
用標準溶液をFeイオン濃度100ppmに希釈した溶
液でSOI基板表面をスピンコートした。そのSOI基
板に1150℃,2時間(N2 雰囲気中)と850℃,
3時間(N2 雰囲気中)及び1000℃,16時間(d
ry−O2 雰囲気中)の三段階の熱処理を行い、セコエ
ッチング液による表面処理を行った後、表面の欠陥密度
を測定した。
OI基板と共に重金属の定量汚染実験を行った。汚染元
素としてはFeを用い、その汚染方法は、原子吸光分析
用標準溶液をFeイオン濃度100ppmに希釈した溶
液でSOI基板表面をスピンコートした。そのSOI基
板に1150℃,2時間(N2 雰囲気中)と850℃,
3時間(N2 雰囲気中)及び1000℃,16時間(d
ry−O2 雰囲気中)の三段階の熱処理を行い、セコエ
ッチング液による表面処理を行った後、表面の欠陥密度
を測定した。
【0015】その結果、本第1の実施例のSOI基板に
おいては表面欠陥密度が約1.5×102 cm-2とな
り、第1及び第3の従来例(2.6×102 cm-2)に
比べ、60%に減少した。また第2の従来例の3.1〜
6.5×103 cm-2に対して、一桁以上減少した。そ
の理由としては、デバイス形成領域下部の広い領域にわ
たり重金属のゲッタリングサイトである多結晶シリコン
膜2を有しているのに加え、特にFeに対しては、シリ
コン酸化膜5が全面ではなく部分的に埋め込まれている
ために、下部のP+ 型単結晶シリコン基板1へのゲッタ
リングが有効になされるためである。また、デバイス作
成後のα線起因で発生したキャリアは、自由行程の短い
P+ 型単結晶シリコン基板や多結晶シリコン内で容易に
再結合してしまい、そのキャリアによるソフトエラー発
生頻度に関しても、第2の従来例と同程度に抑えられ、
第1及び第3の従来例での頻度の約20%に減少した。
尚、上記実施例では下部の単結晶シリコン基板にP+ 型
のものを用いたが、不純物濃度が1015〜1016cm-3
のP型単結晶シリコン基板を用いても同程度のゲッタリ
ング効果が得られた。
おいては表面欠陥密度が約1.5×102 cm-2とな
り、第1及び第3の従来例(2.6×102 cm-2)に
比べ、60%に減少した。また第2の従来例の3.1〜
6.5×103 cm-2に対して、一桁以上減少した。そ
の理由としては、デバイス形成領域下部の広い領域にわ
たり重金属のゲッタリングサイトである多結晶シリコン
膜2を有しているのに加え、特にFeに対しては、シリ
コン酸化膜5が全面ではなく部分的に埋め込まれている
ために、下部のP+ 型単結晶シリコン基板1へのゲッタ
リングが有効になされるためである。また、デバイス作
成後のα線起因で発生したキャリアは、自由行程の短い
P+ 型単結晶シリコン基板や多結晶シリコン内で容易に
再結合してしまい、そのキャリアによるソフトエラー発
生頻度に関しても、第2の従来例と同程度に抑えられ、
第1及び第3の従来例での頻度の約20%に減少した。
尚、上記実施例では下部の単結晶シリコン基板にP+ 型
のものを用いたが、不純物濃度が1015〜1016cm-3
のP型単結晶シリコン基板を用いても同程度のゲッタリ
ング効果が得られた。
【0016】図3は本発明の第2の実施例の断面図であ
る。本第2の実施例のSOI基板は、第1の単結晶シリ
コン基板であるP+ 型単結晶シリコン基板11の全面に
シリコン酸化膜12が形成されており、そのシリコン酸
化膜12上にN型単結晶シリコン基板13が形成されて
いる。そして、このN型単結晶シリコン基板13からP
+ 型単結晶シリコン基板11の上部に達する素子分離用
の溝が形成され、この溝はノンドープト多結晶シリコン
膜15とドープト多結晶シリコン膜16により埋込まれ
た構造となっている。
る。本第2の実施例のSOI基板は、第1の単結晶シリ
コン基板であるP+ 型単結晶シリコン基板11の全面に
シリコン酸化膜12が形成されており、そのシリコン酸
化膜12上にN型単結晶シリコン基板13が形成されて
いる。そして、このN型単結晶シリコン基板13からP
+ 型単結晶シリコン基板11の上部に達する素子分離用
の溝が形成され、この溝はノンドープト多結晶シリコン
膜15とドープト多結晶シリコン膜16により埋込まれ
た構造となっている。
【0017】次に図4を併用してその製造方法を説明す
る。まず、図4(a)に示すように、P+ 型単結晶シリ
コン基板11〔面方位(100),抵抗率10〜20m
Ω・cm〕上にシリコン酸化膜12を形成し、次でCZ
法で形成されたN型単結晶シリコン基板13〔面方位
(100),抵抗率10〜20Ω・cm〕を熱処理によ
り張り合わせた後、デバイス形成領域側基板13を研削
研磨により所定の厚さ(例えば0.1〜10μm)にす
る。
る。まず、図4(a)に示すように、P+ 型単結晶シリ
コン基板11〔面方位(100),抵抗率10〜20m
Ω・cm〕上にシリコン酸化膜12を形成し、次でCZ
法で形成されたN型単結晶シリコン基板13〔面方位
(100),抵抗率10〜20Ω・cm〕を熱処理によ
り張り合わせた後、デバイス形成領域側基板13を研削
研磨により所定の厚さ(例えば0.1〜10μm)にす
る。
【0018】次に図4(b)に示すように、素子分離の
ための溝14を下部の単結晶シリコン基板11の上部に
達するまで形成し、減圧CVD法によりノンドープト多
結晶シリコン膜15を100nmの厚さに成膜し、その
後にホウ素を高濃度(7×1019cm-3以上)にドーピ
ングしたP+ 型のドープト多結晶シリコン膜16を成膜
して溝14を完全に埋める。
ための溝14を下部の単結晶シリコン基板11の上部に
達するまで形成し、減圧CVD法によりノンドープト多
結晶シリコン膜15を100nmの厚さに成膜し、その
後にホウ素を高濃度(7×1019cm-3以上)にドーピ
ングしたP+ 型のドープト多結晶シリコン膜16を成膜
して溝14を完全に埋める。
【0019】こうして作成したSOI基板は、ゲッタリ
ングサイトである多結晶シリコン膜15,16をシリコ
ン酸化膜12上で止めずに下地の基板11にまで到らせ
ているため、それを通じて下地基板への重金属の拡散を
可能にし、ゲッタリング領域を拡げる働きがある。その
うえ、そのゲッタリング領域が下地基板と同電位で固定
されることにより充分な素子分離機能も兼ねる。また、
多結晶シリコン膜をノンドープトとドープトの2段階で
成膜することにより、デバイス作成時の各種熱処理によ
るドーパントのデバイスへの拡散を極力抑えることがで
き、デバイスの高密度化に対して有利となる。
ングサイトである多結晶シリコン膜15,16をシリコ
ン酸化膜12上で止めずに下地の基板11にまで到らせ
ているため、それを通じて下地基板への重金属の拡散を
可能にし、ゲッタリング領域を拡げる働きがある。その
うえ、そのゲッタリング領域が下地基板と同電位で固定
されることにより充分な素子分離機能も兼ねる。また、
多結晶シリコン膜をノンドープトとドープトの2段階で
成膜することにより、デバイス作成時の各種熱処理によ
るドーパントのデバイスへの拡散を極力抑えることがで
き、デバイスの高密度化に対して有利となる。
【0020】本第2の実施例においても、第1の実施例
と同様にFeの定量汚染実験を行った結果、表面欠陥密
度が〜1.5×102 cm-2と第1の従来例の約60%
に低減され、α線によるソフトエラー頻度に関しては、
図7に示した第2の従来例と同程度以下に低減した。
と同様にFeの定量汚染実験を行った結果、表面欠陥密
度が〜1.5×102 cm-2と第1の従来例の約60%
に低減され、α線によるソフトエラー頻度に関しては、
図7に示した第2の従来例と同程度以下に低減した。
【0021】以上より、本第2の実施例は、従来の方法
では実現できない、良好なゲッタリング効果および耐α
線効果をともに兼ね備えたSOI基板であることがわか
る。
では実現できない、良好なゲッタリング効果および耐α
線効果をともに兼ね備えたSOI基板であることがわか
る。
【0022】また、上記実施例ではN型単結晶シリコン
基板を用いたがCZ法によるP型単結晶シリコン基板を
デバイス形成領域に使用してもよい。この場合には、下
地の単結晶シリコン基板をN+ 型に、そしてN+ 型ドー
プト多結晶シリコンを用いることにより同様の効果が得
られる。
基板を用いたがCZ法によるP型単結晶シリコン基板を
デバイス形成領域に使用してもよい。この場合には、下
地の単結晶シリコン基板をN+ 型に、そしてN+ 型ドー
プト多結晶シリコンを用いることにより同様の効果が得
られる。
【0023】次にこの第2の実施例のSOI基板を用い
て、P+ Nダイオードを形成し、逆バイアスリーク電流
を測定した結果について説明する。
て、P+ Nダイオードを形成し、逆バイアスリーク電流
を測定した結果について説明する。
【0024】図5に示すようにSOI基板を第2の実施
例と同様に作成し、デバイス形成領域にP+ 型拡散層1
8およびN+ 型拡散層17をイオン注入(条件B
F2 + ,30keV,2×1015cm-2;As+ ,30
keV,3×1015cm-2)およびN2 雰囲気中900
℃10分の熱処理により形成した。そして逆方向バイア
ス5Vの時のリーク電流を評価した結果、P+ Nダイオ
ードの100℃における逆バイアスリーク電流は5×1
0-8Acm-2となり、従来例を用いて作ったダイオード
の3×10-7Acm-2に比べて約1桁減少した。
例と同様に作成し、デバイス形成領域にP+ 型拡散層1
8およびN+ 型拡散層17をイオン注入(条件B
F2 + ,30keV,2×1015cm-2;As+ ,30
keV,3×1015cm-2)およびN2 雰囲気中900
℃10分の熱処理により形成した。そして逆方向バイア
ス5Vの時のリーク電流を評価した結果、P+ Nダイオ
ードの100℃における逆バイアスリーク電流は5×1
0-8Acm-2となり、従来例を用いて作ったダイオード
の3×10-7Acm-2に比べて約1桁減少した。
【0025】また、第1の実施例のSOI基板を用いた
場合にも第2の実施例と同様に逆バイアスリーク電流が
改善された。
場合にも第2の実施例と同様に逆バイアスリーク電流が
改善された。
【0026】
【発明の効果】以上説明したように第1の発明によれ
ば、デバイス形成領域下部の広い領域にわたり多結晶シ
リコン膜からなる重金属のゲッタリングサイトが形成さ
れているため、表面欠陥密度を減らすことができ、ダイ
オードの逆バイアスリーク電流を減少させることができ
る。その上、キャリアの自由工程の短いP+ 型単結晶シ
リコン基板や多結晶シリコン層を有しているため、デバ
イス作製後のα線起因のソフトエラーの発生頻度を減少
させることができる。
ば、デバイス形成領域下部の広い領域にわたり多結晶シ
リコン膜からなる重金属のゲッタリングサイトが形成さ
れているため、表面欠陥密度を減らすことができ、ダイ
オードの逆バイアスリーク電流を減少させることができ
る。その上、キャリアの自由工程の短いP+ 型単結晶シ
リコン基板や多結晶シリコン層を有しているため、デバ
イス作製後のα線起因のソフトエラーの発生頻度を減少
させることができる。
【0027】また、第2の発明によれば素子分離領域に
溝を設け、この溝をノンドープ多結晶シリコン膜とドー
プト多結晶シリコン膜とで埋め込み、しかもその溝を下
部の第1の単結晶シリコ基板にまで貫通した構造とする
ことにより、以下のような効果がある。
溝を設け、この溝をノンドープ多結晶シリコン膜とドー
プト多結晶シリコン膜とで埋め込み、しかもその溝を下
部の第1の単結晶シリコ基板にまで貫通した構造とする
ことにより、以下のような効果がある。
【0028】まず、多結晶シリコン膜やそれを通して下
地の単結晶シリコン基板に十分に重金属がゲッタリング
されるため、表面欠陥密度を減らすことができ、ダイオ
ードの逆バイアスリーク電流も減少する。その上、デバ
イス形成領域の下部全面にシリコン酸化膜を設けている
ため、α線起因のソフトエラー発生頻度を減らすことが
できる。また、素子分離領域の多結晶シリコン膜がノン
ドープト層とドープト層に分かれているため、デバイス
形成領域への不純物の拡散が極力抑えられ、デバイスの
高密度化も容易となる。
地の単結晶シリコン基板に十分に重金属がゲッタリング
されるため、表面欠陥密度を減らすことができ、ダイオ
ードの逆バイアスリーク電流も減少する。その上、デバ
イス形成領域の下部全面にシリコン酸化膜を設けている
ため、α線起因のソフトエラー発生頻度を減らすことが
できる。また、素子分離領域の多結晶シリコン膜がノン
ドープト層とドープト層に分かれているため、デバイス
形成領域への不純物の拡散が極力抑えられ、デバイスの
高密度化も容易となる。
【図1】本発明の第1の実施例の断面図。
【図2】第1の実施例の製造方法を説明するための半導
体チップの断面図。
体チップの断面図。
【図3】本発明の第2の実施例の断面図。
【図4】第2の実施例の製造方法を説明するための半導
体チップの断面図。
体チップの断面図。
【図5】第2の実施例の効果を説明するための断面図。
【図6】従来例の断面図。
【図7】他の従来例の断面図。
【図8】他の従来例の断面図。
1,11,21 P+ 型単結晶シリコン基板 2,2A,2B 多結晶シリコン膜 3 シリコン酸化膜 4 単結晶シリコン基板 5 シリコン酸化膜 12 シリコン酸化膜 13 N型単結晶シリコン基板 14 溝 15 ノンドープト多結晶シリコン膜 16 ドープト多結晶シリコン膜 17 N+ 型拡散層 18 P+ 型拡散層 19 測定端子 21A IG欠陥層 22,22A シリコン酸化膜 23,23A 単結晶シリコン基板 24,24A 多結晶シリコン膜 25 N型拡散層 26 N型エピタキシャル層
Claims (4)
- 【請求項1】 第1の単結晶シリコン基板上に形成され
た多結晶シリコン膜と、この多結晶シリコン膜中に形成
された島状のシリコン酸化膜と、前記多結晶シリコン膜
上の全面に形成された第2の単結晶シリコン基板とを含
むことを特徴とするSOI基板。 - 【請求項2】 第1の単結晶シリコン基板はP型である
請求項1記載のSOI基板。 - 【請求項3】 第1の単結晶シリコン基板上に形成され
たシリコン酸化膜と、このシリコン酸化膜の全面に形成
された第2の単結晶シリコン基板と、この第2の単結晶
シリコン基板から前記第1の単結晶シリコン基板の上部
に達する素子分離用の溝と、この溝内に埋め込まれた多
結晶シリコン膜とを含むことを特徴とするSOI基板。 - 【請求項4】 素子分離用の溝に埋め込まれた多結晶シ
リコン膜は、ノンドープト多結晶シリコン膜とドープト
多結晶シリコン膜とから構成される請求項4記載のSO
I基板。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5184561A JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Soi基板 |
US08/280,994 US5443661A (en) | 1993-07-27 | 1994-07-27 | SOI (silicon on insulator) substrate with enhanced gettering effects |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5184561A JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Soi基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0745800A true JPH0745800A (ja) | 1995-02-14 |
JP2786081B2 JP2786081B2 (ja) | 1998-08-13 |
Family
ID=16155366
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5184561A Expired - Lifetime JP2786081B2 (ja) | 1993-07-27 | 1993-07-27 | Soi基板 |
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Country | Link |
---|---|
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Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
KR100741856B1 (ko) * | 2006-04-24 | 2007-07-24 | 삼성전자주식회사 | 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판 |
JP2015088698A (ja) * | 2013-11-01 | 2015-05-07 | 信越半導体株式会社 | シリコンウェーハ及びその製造方法 |
Families Citing this family (50)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH08255882A (ja) * | 1995-03-16 | 1996-10-01 | Komatsu Electron Metals Co Ltd | Soi基板の製造方法およびsoi基板 |
JP3242566B2 (ja) * | 1995-04-27 | 2001-12-25 | 富士通株式会社 | 分析試料の調製方法、不純物の分析方法及び高純度燐酸の調製方法ならびに半導体装置の製造方法 |
US5646067A (en) * | 1995-06-05 | 1997-07-08 | Harris Corporation | Method of bonding wafers having vias including conductive material |
US5530418A (en) * | 1995-07-26 | 1996-06-25 | Taiwan Semiconductor Manufacturing Company | Method for shielding polysilicon resistors from hydrogen intrusion |
US5646053A (en) * | 1995-12-20 | 1997-07-08 | International Business Machines Corporation | Method and structure for front-side gettering of silicon-on-insulator substrates |
US6331457B1 (en) * | 1997-01-24 | 2001-12-18 | Semiconductor Energy Laboratory., Ltd. Co. | Method for manufacturing a semiconductor thin film |
JP3378135B2 (ja) * | 1996-02-02 | 2003-02-17 | 三菱電機株式会社 | 半導体装置とその製造方法 |
JP3545131B2 (ja) * | 1996-06-11 | 2004-07-21 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
JPH10242266A (ja) * | 1997-02-28 | 1998-09-11 | Toshiba Corp | 半導体装置およびその製造に用いられる半導体接合基板 |
US20070122997A1 (en) | 1998-02-19 | 2007-05-31 | Silicon Genesis Corporation | Controlled process and resulting device |
US6033974A (en) | 1997-05-12 | 2000-03-07 | Silicon Genesis Corporation | Method for controlled cleaving process |
US6245161B1 (en) | 1997-05-12 | 2001-06-12 | Silicon Genesis Corporation | Economical silicon-on-silicon hybrid wafer assembly |
US6548382B1 (en) | 1997-07-18 | 2003-04-15 | Silicon Genesis Corporation | Gettering technique for wafers made using a controlled cleaving process |
US6083324A (en) * | 1998-02-19 | 2000-07-04 | Silicon Genesis Corporation | Gettering technique for silicon-on-insulator wafers |
US5929508A (en) * | 1998-05-21 | 1999-07-27 | Harris Corp | Defect gettering by induced stress |
US6194253B1 (en) | 1998-10-07 | 2001-02-27 | International Business Machines Corporation | Method for fabrication of silicon on insulator substrates |
US6263941B1 (en) | 1999-08-10 | 2001-07-24 | Silicon Genesis Corporation | Nozzle for cleaving substrates |
US6500732B1 (en) | 1999-08-10 | 2002-12-31 | Silicon Genesis Corporation | Cleaving process to fabricate multilayered substrates using low implantation doses |
US6235607B1 (en) * | 1999-12-07 | 2001-05-22 | Advanced Micro Devices, Inc. | Method for establishing component isolation regions in SOI semiconductor device |
US6544862B1 (en) | 2000-01-14 | 2003-04-08 | Silicon Genesis Corporation | Particle distribution method and resulting structure for a layer transfer process |
US6383924B1 (en) | 2000-12-13 | 2002-05-07 | Micron Technology, Inc. | Method of forming buried conductor patterns by surface transformation of empty spaces in solid state materials |
US6444534B1 (en) | 2001-01-30 | 2002-09-03 | Advanced Micro Devices, Inc. | SOI semiconductor device opening implantation gettering method |
US6376336B1 (en) | 2001-02-01 | 2002-04-23 | Advanced Micro Devices, Inc. | Frontside SOI gettering with phosphorus doping |
US6670259B1 (en) | 2001-02-21 | 2003-12-30 | Advanced Micro Devices, Inc. | Inert atom implantation method for SOI gettering |
US6958264B1 (en) | 2001-04-03 | 2005-10-25 | Advanced Micro Devices, Inc. | Scribe lane for gettering of contaminants on SOI wafers and gettering method |
US7142577B2 (en) | 2001-05-16 | 2006-11-28 | Micron Technology, Inc. | Method of forming mirrors by surface transformation of empty spaces in solid state materials and structures thereon |
US6898362B2 (en) * | 2002-01-17 | 2005-05-24 | Micron Technology Inc. | Three-dimensional photonic crystal waveguide structure and method |
US6987037B2 (en) * | 2003-05-07 | 2006-01-17 | Micron Technology, Inc. | Strained Si/SiGe structures by ion implantation |
US7115480B2 (en) | 2003-05-07 | 2006-10-03 | Micron Technology, Inc. | Micromechanical strained semiconductor by wafer bonding |
US7501329B2 (en) * | 2003-05-21 | 2009-03-10 | Micron Technology, Inc. | Wafer gettering using relaxed silicon germanium epitaxial proximity layers |
US7008854B2 (en) * | 2003-05-21 | 2006-03-07 | Micron Technology, Inc. | Silicon oxycarbide substrates for bonded silicon on insulator |
US7662701B2 (en) | 2003-05-21 | 2010-02-16 | Micron Technology, Inc. | Gettering of silicon on insulator using relaxed silicon germanium epitaxial proximity layers |
US7273788B2 (en) | 2003-05-21 | 2007-09-25 | Micron Technology, Inc. | Ultra-thin semiconductors bonded on glass substrates |
US6929984B2 (en) * | 2003-07-21 | 2005-08-16 | Micron Technology Inc. | Gettering using voids formed by surface transformation |
US7153753B2 (en) * | 2003-08-05 | 2006-12-26 | Micron Technology, Inc. | Strained Si/SiGe/SOI islands and processes of making same |
US20060261436A1 (en) * | 2005-05-19 | 2006-11-23 | Freescale Semiconductor, Inc. | Electronic device including a trench field isolation region and a process for forming the same |
US7544584B2 (en) * | 2006-02-16 | 2009-06-09 | Micron Technology, Inc. | Localized compressive strained semiconductor |
US20070249127A1 (en) * | 2006-04-24 | 2007-10-25 | Freescale Semiconductor, Inc. | Electronic device including a semiconductor layer and a sidewall spacer and a process of forming the same |
US7491622B2 (en) * | 2006-04-24 | 2009-02-17 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a layer formed using an inductively coupled plasma |
US7670895B2 (en) | 2006-04-24 | 2010-03-02 | Freescale Semiconductor, Inc | Process of forming an electronic device including a semiconductor layer and another layer adjacent to an opening within the semiconductor layer |
US7528078B2 (en) | 2006-05-12 | 2009-05-05 | Freescale Semiconductor, Inc. | Process of forming electronic device including a densified nitride layer adjacent to an opening within a semiconductor layer |
US7811900B2 (en) | 2006-09-08 | 2010-10-12 | Silicon Genesis Corporation | Method and structure for fabricating solar cells using a thick layer transfer process |
US8993410B2 (en) | 2006-09-08 | 2015-03-31 | Silicon Genesis Corporation | Substrate cleaving under controlled stress conditions |
US9362439B2 (en) | 2008-05-07 | 2016-06-07 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled shear region |
US8293619B2 (en) | 2008-08-28 | 2012-10-23 | Silicon Genesis Corporation | Layer transfer of films utilizing controlled propagation |
US8330126B2 (en) | 2008-08-25 | 2012-12-11 | Silicon Genesis Corporation | Race track configuration and method for wafering silicon solar substrates |
US8497529B2 (en) * | 2009-03-13 | 2013-07-30 | International Business Machines Corporation | Trench generated device structures and design structures for radiofrequency and BiCMOS integrated circuits |
US8329557B2 (en) | 2009-05-13 | 2012-12-11 | Silicon Genesis Corporation | Techniques for forming thin films by implantation with reduced channeling |
US8159008B2 (en) * | 2009-09-18 | 2012-04-17 | International Business Machines Corporation | Method of fabricating a trench-generated transistor structure |
CN102479738B (zh) * | 2010-11-23 | 2014-05-28 | 中国科学院微电子研究所 | 沟槽隔离结构及其形成方法 |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57143841A (en) * | 1981-02-27 | 1982-09-06 | Nec Corp | Insulation separating composition |
JPS61114572A (ja) * | 1984-11-09 | 1986-06-02 | Canon Inc | 半導体装置の製造方法 |
JPH05144930A (ja) * | 1991-11-19 | 1993-06-11 | Nippondenso Co Ltd | 半導体装置 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61154121A (ja) * | 1984-12-27 | 1986-07-12 | Fujitsu Ltd | 半導体装置の製造方法 |
JPS63271941A (ja) * | 1987-04-28 | 1988-11-09 | Nec Corp | 結晶欠陥発生防止方法 |
JP2855620B2 (ja) * | 1988-07-27 | 1999-02-10 | トヨタ自動車株式会社 | 二軸式ガスタービン機関の制御装置 |
JPH0237032A (ja) * | 1988-07-28 | 1990-02-07 | Kubota Ltd | 作業車の走行用操作構造 |
US5194395A (en) * | 1988-07-28 | 1993-03-16 | Fujitsu Limited | Method of producing a substrate having semiconductor-on-insulator structure with gettering sites |
JPH02237121A (ja) * | 1989-03-10 | 1990-09-19 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH0376249A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | 半導体装置 |
JPH0719839B2 (ja) * | 1989-10-18 | 1995-03-06 | 株式会社東芝 | 半導体基板の製造方法 |
JPH04123456A (ja) * | 1990-09-14 | 1992-04-23 | Hitachi Ltd | 半導体装置及びその製造方法 |
KR920010963A (ko) * | 1990-11-23 | 1992-06-27 | 오가 노리오 | Soi형 종채널 fet 및 그 제조방법 |
JP2726583B2 (ja) * | 1991-11-18 | 1998-03-11 | 三菱マテリアルシリコン株式会社 | 半導体基板 |
US5229305A (en) * | 1992-02-03 | 1993-07-20 | Motorola, Inc. | Method for making intrinsic gettering sites in bonded substrates |
-
1993
- 1993-07-27 JP JP5184561A patent/JP2786081B2/ja not_active Expired - Lifetime
-
1994
- 1994-07-27 US US08/280,994 patent/US5443661A/en not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57143841A (en) * | 1981-02-27 | 1982-09-06 | Nec Corp | Insulation separating composition |
JPS61114572A (ja) * | 1984-11-09 | 1986-06-02 | Canon Inc | 半導体装置の製造方法 |
JPH05144930A (ja) * | 1991-11-19 | 1993-06-11 | Nippondenso Co Ltd | 半導体装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
KR100741856B1 (ko) * | 2006-04-24 | 2007-07-24 | 삼성전자주식회사 | 소이 기판의 형성 방법 및 이에 의해 형성된 소이 기판 |
JP2015088698A (ja) * | 2013-11-01 | 2015-05-07 | 信越半導体株式会社 | シリコンウェーハ及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5443661A (en) | 1995-08-22 |
JP2786081B2 (ja) | 1998-08-13 |
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Publication | Publication Date | Title |
---|---|---|
JP2786081B2 (ja) | Soi基板 | |
US5773152A (en) | SOI substrate having a high heavy metal gettering effect for semiconductor device | |
US5298449A (en) | Semiconductor substrate having a silicon-on-insulator structure and method of fabricating the same | |
JP3542376B2 (ja) | 半導体基板の製造方法 | |
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Legal Events
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---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960910 |