JPS5965452A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5965452A JPS5965452A JP17506982A JP17506982A JPS5965452A JP S5965452 A JPS5965452 A JP S5965452A JP 17506982 A JP17506982 A JP 17506982A JP 17506982 A JP17506982 A JP 17506982A JP S5965452 A JPS5965452 A JP S5965452A
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- Japan
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- polycrystalline silicon
- silicon film
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- silicon
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
この発明は21層多結晶シリコン構造を有するMO8集
積回路装置を形成する際に、前記2層の多結晶シリコン
の層間絶縁耐圧の向上、及び第1の多結晶シリコン層の
段差形状を改善して、アルミ配線などの断線、ブリッジ
などの防止を可能にした半導体装置の製造法に関する。
積回路装置を形成する際に、前記2層の多結晶シリコン
の層間絶縁耐圧の向上、及び第1の多結晶シリコン層の
段差形状を改善して、アルミ配線などの断線、ブリッジ
などの防止を可能にした半導体装置の製造法に関する。
従来例の構成とその問題点
近時、MOSダイナミックメモリーの大容量(K 集&
ft )化に伴い、メモリーセルザイズの縮小化が要望
されているが、メモリーセルの容量の増加、いわゆる高
集積化は動作上、メモリー−レルサイズの縮小に比例し
ては縮小できない。このだめメモリー+ルザイズの縮小
と合わせてメモリーセルを構成する容量部分の絶縁膜を
薄くする必要が生じる。従来、絶縁膜として一般に用い
られた熱酸化膜は膜厚がsonm程度までは均一・な良
質の膜形成が可能であったが、膜厚がこれより薄くなる
と、ピンホールなどが発生し易く、膜質の低下が著しい
。また、多結晶シリコン’ 、 l!il A411i
点金属などをゲート電1jに用いる2層ゲー” Jr’
j aで、第2ゲート酸化膜もゲート長の縮小にともな
って一段とうすくなる。例えば、2層多結晶シリコンゲ
ート電極構造では第1と第2の多結晶シリコンで形成さ
れる2層ゲート間の層間絶縁膜は、第2ゲート電極下の
絶縁膜形成としての基板の熱酸化と同時に、第1多結晶
シリコン膜の表面部を酸化することにより形成していた
が、第2ゲート酸化膜が薄くなると、この工程は採用で
きなくなる。縮小化に対応して、メモリーセルの容量部
を構成する絶縁膜は二酸化珪素と、高誘電体であるチノ
化珪素膜の二層構造とし、また多結晶シリコン層間の層
間絶縁膜を少なくとも2o○〜300nmとするなどの
要望も生ずる。しかし、従来方法では次に示すように層
間絶縁膜を厚く形成することは困煩であった。すなわち
、従来の2M多結晶シリコン構造を例に示す。
ft )化に伴い、メモリーセルザイズの縮小化が要望
されているが、メモリーセルの容量の増加、いわゆる高
集積化は動作上、メモリー−レルサイズの縮小に比例し
ては縮小できない。このだめメモリー+ルザイズの縮小
と合わせてメモリーセルを構成する容量部分の絶縁膜を
薄くする必要が生じる。従来、絶縁膜として一般に用い
られた熱酸化膜は膜厚がsonm程度までは均一・な良
質の膜形成が可能であったが、膜厚がこれより薄くなる
と、ピンホールなどが発生し易く、膜質の低下が著しい
。また、多結晶シリコン’ 、 l!il A411i
点金属などをゲート電1jに用いる2層ゲー” Jr’
j aで、第2ゲート酸化膜もゲート長の縮小にともな
って一段とうすくなる。例えば、2層多結晶シリコンゲ
ート電極構造では第1と第2の多結晶シリコンで形成さ
れる2層ゲート間の層間絶縁膜は、第2ゲート電極下の
絶縁膜形成としての基板の熱酸化と同時に、第1多結晶
シリコン膜の表面部を酸化することにより形成していた
が、第2ゲート酸化膜が薄くなると、この工程は採用で
きなくなる。縮小化に対応して、メモリーセルの容量部
を構成する絶縁膜は二酸化珪素と、高誘電体であるチノ
化珪素膜の二層構造とし、また多結晶シリコン層間の層
間絶縁膜を少なくとも2o○〜300nmとするなどの
要望も生ずる。しかし、従来方法では次に示すように層
間絶縁膜を厚く形成することは困煩であった。すなわち
、従来の2M多結晶シリコン構造を例に示す。
第1図に理想状態での2層多結晶シリコン構造の断面図
を示す。同図において、1は半導体基板、2は選択酸化
法によ膜形成された二酸化珪素膜、3.4はメモリーセ
ルの容量部を構成する絶縁膜であり、本例ではそれぞれ
二酸化珪素膜、チッ化珪素膜の2層絶縁膜である。5は
礒1層多結晶シリコン膜よシなる第1電極、6は層間絶
縁膜、7は第2ゲ−1−酸化膜、8は、第2層多結晶シ
リコン膜よシなる第2電極、9はN+拡散層、 1oは
層間絶縁膜、11はアルミニウム電極、12は素子の保
護膜である。
を示す。同図において、1は半導体基板、2は選択酸化
法によ膜形成された二酸化珪素膜、3.4はメモリーセ
ルの容量部を構成する絶縁膜であり、本例ではそれぞれ
二酸化珪素膜、チッ化珪素膜の2層絶縁膜である。5は
礒1層多結晶シリコン膜よシなる第1電極、6は層間絶
縁膜、7は第2ゲ−1−酸化膜、8は、第2層多結晶シ
リコン膜よシなる第2電極、9はN+拡散層、 1oは
層間絶縁膜、11はアルミニウム電極、12は素子の保
護膜である。
次に、この半導体装置の層間絶縁膜の形成工程について
、第2図(a)〜(d)に従って説明する。まず第2図
(a)の如く、半導体基板1に選択酸化法によりフィー
ルド酸化膜2を形成し、二酸化珪素膜3、チノ化珪素膜
4、多結晶シリコン膜6を順次堆積し、さらに、多結晶
シリコン膜6に対してはリンを蒸着し、熱拡散法により
、シート抵抗を約40Ω/口とする。
、第2図(a)〜(d)に従って説明する。まず第2図
(a)の如く、半導体基板1に選択酸化法によりフィー
ルド酸化膜2を形成し、二酸化珪素膜3、チノ化珪素膜
4、多結晶シリコン膜6を順次堆積し、さらに、多結晶
シリコン膜6に対してはリンを蒸着し、熱拡散法により
、シート抵抗を約40Ω/口とする。
次に第2図(b)の如く、多結晶シリコン膜6を写真食
刻法により第1電極の形状にパターン形成した後、この
多結晶シリコン膜6の表rf++4c熱酸化して、二酸
化珪素膜6を形成する。他の部分はチッ化珪素膜4によ
って覆われているため、酸化膜は成長しない。多結晶シ
リコン膜5を酸化すると、多結晶シリコン膜表面は、均
一には酸化されず、端部A、 Bが図の如く、多結晶
シリコン膜6と、チノ化珪素膜4との境界部に酸化膜の
りすい部分が生じ、間隙ができる。この現象は多結晶シ
リコン膜の酸化膜厚を厚くする程、より発生しやすくな
り、大きな間隙が生じる。この間隙は高温で酸化すると
、やや発生しにくくなるが、高温では、多結晶シリコン
のダレインサイズが大きくなり、かつ表面に突起が発生
し、酸化膜欠陥の原因となシ、第1.第2多結晶シリコ
ン層間の絶縁性能を著しく低下させるという別の問題が
ある。さらに次工程で第2ゲート絶縁膜形成のために、
チッ化珪素膜4、二酸化珪素膜3を除去するとき、この
間隙部分にエツチング液が入り込み、さらにこの部分の
二酸化珪素膜6の厚さはさらに薄くなり、層間絶縁性が
ますます低下する。また、このような部分は洗浄効果も
悪く、特性劣化の原因となる。
刻法により第1電極の形状にパターン形成した後、この
多結晶シリコン膜6の表rf++4c熱酸化して、二酸
化珪素膜6を形成する。他の部分はチッ化珪素膜4によ
って覆われているため、酸化膜は成長しない。多結晶シ
リコン膜5を酸化すると、多結晶シリコン膜表面は、均
一には酸化されず、端部A、 Bが図の如く、多結晶
シリコン膜6と、チノ化珪素膜4との境界部に酸化膜の
りすい部分が生じ、間隙ができる。この現象は多結晶シ
リコン膜の酸化膜厚を厚くする程、より発生しやすくな
り、大きな間隙が生じる。この間隙は高温で酸化すると
、やや発生しにくくなるが、高温では、多結晶シリコン
のダレインサイズが大きくなり、かつ表面に突起が発生
し、酸化膜欠陥の原因となシ、第1.第2多結晶シリコ
ン層間の絶縁性能を著しく低下させるという別の問題が
ある。さらに次工程で第2ゲート絶縁膜形成のために、
チッ化珪素膜4、二酸化珪素膜3を除去するとき、この
間隙部分にエツチング液が入り込み、さらにこの部分の
二酸化珪素膜6の厚さはさらに薄くなり、層間絶縁性が
ますます低下する。また、このような部分は洗浄効果も
悪く、特性劣化の原因となる。
次に第2図(C)の如く、第2ゲート絶縁M7を形成す
るだめの熱酸化を行い、ついで第2層多結晶シリコン膜
8を堆積し、第1層多結晶シリコンと同様、リン蒸着、
熱拡散をする。この工程では、第2図(b)のAの部分
で多結晶シリコン膜5,8間の層間絶縁耐圧が低下し、
ショー1−も発生しやすくなる。さらに第2図(b)の
Bの部分で間隙に第2層多結晶シリコンのエツチング残
!1187が発生しやすく、この部分では第2層多結晶
シリコン膜8のブリッジが起る。
るだめの熱酸化を行い、ついで第2層多結晶シリコン膜
8を堆積し、第1層多結晶シリコンと同様、リン蒸着、
熱拡散をする。この工程では、第2図(b)のAの部分
で多結晶シリコン膜5,8間の層間絶縁耐圧が低下し、
ショー1−も発生しやすくなる。さらに第2図(b)の
Bの部分で間隙に第2層多結晶シリコンのエツチング残
!1187が発生しやすく、この部分では第2層多結晶
シリコン膜8のブリッジが起る。
次に第2図(d)の如(、N+拡散領域9、層間絶縁膜
10、アルミニウム電極11を形成する。
10、アルミニウム電極11を形成する。
以上のように従来の2層多結晶シリコン構造を有するM
O8集積回路荘置装おいては、パターンの微細化に伴い
、層間絶縁膜形成過程での前記の問題は避けることがで
きない。
O8集積回路荘置装おいては、パターンの微細化に伴い
、層間絶縁膜形成過程での前記の問題は避けることがで
きない。
発明の目的
そこで、本発明は2層の多結晶シリコン間の層間絶縁膜
を均一に形成し、層間絶縁耐圧の向上と、第1多結晶シ
リコンの側面の形状の改善を図ることを可能にする半導
体装置の製造方法を提供するものである。
を均一に形成し、層間絶縁耐圧の向上と、第1多結晶シ
リコンの側面の形状の改善を図ることを可能にする半導
体装置の製造方法を提供するものである。
発明の構成
本発明は、半導体基板の一主面に二酸化珪素膜。
チッ化珪素膜を重ねて二層絶縁膜を形成する工程と、こ
の二層絶縁膜上に第1の多結晶/リコン膜を堆積する工
程と、前記第1の多結晶シリコン膜を所定の第1電極形
状にパターン形成する工程と、前記第1電極を含む主面
側全面に前記第1の多結晶シリコン膜よりも薄い多結晶
シリコン膜を堆積する工程と、前記薄い多結晶シリコン
膜および前記第1の多結晶シリコン膜の表面層を酸化す
る工程と、全面に第2の多結晶シリコン膜を堆積し、こ
れを第2電極形状にパターン形成する工程からなる半導
体装置の製造方法であり、これによシ、第1電極と第2
電極との層間に形成され易かった間隙の発生を抑え、そ
の要因を除くことができる。
の二層絶縁膜上に第1の多結晶/リコン膜を堆積する工
程と、前記第1の多結晶シリコン膜を所定の第1電極形
状にパターン形成する工程と、前記第1電極を含む主面
側全面に前記第1の多結晶シリコン膜よりも薄い多結晶
シリコン膜を堆積する工程と、前記薄い多結晶シリコン
膜および前記第1の多結晶シリコン膜の表面層を酸化す
る工程と、全面に第2の多結晶シリコン膜を堆積し、こ
れを第2電極形状にパターン形成する工程からなる半導
体装置の製造方法であり、これによシ、第1電極と第2
電極との層間に形成され易かった間隙の発生を抑え、そ
の要因を除くことができる。
実施例の説明
以下に、本発明を実施例により詳しくのべるb第3図(
a)〜(q)はこの発明の一実施例である半導体集積回
路装置の製造方法を示す製造工程流れ図で示す。第3図
(a)においては、1は−P型シリコン基板、2は選択
酸化法により形成されたフィールド酸化膜である。次に
第3図(b)の如く、ゲート絶縁膜を構成する二酸化珪
素膜3、チッ化珪素膜4を形成し、さらに、第1多結晶
シリコン膜5を5001m成長し、ついで、これにリン
蒸着することによυ、多結晶シリコン膜5のシート抵抗
を400/口とする。次に、この第1多結晶ンリコン膜
5をレシヌトを用いた写真食刻法によりノ(ターン形成
する。多結晶シリコン膜5のみエツチングし、チノ化珪
素膜4は残し、次いで、第3図(C)の々1]<、その
主面側の全面に薄い多結晶シリコン膜13を約10nm
堆積する。これをSOO°C28驚の高圧でウェット酸
化をし、第3図(d)の如く、層間絶縁膜14を3oo
nm成長する。1この過程で、薄い多結晶シリコン膜1
3は全て酸化され、第1多結晶シリコン膜5の存在しな
いチノ化珪素膜4上に、二酸化珪素膜15が約200人
成長する。従来方法では、第一多結晶シリ:lンの表面
のみを酸化していたが均一に酸化されず、端部に酸化膜
の薄い部分が生じていだが、表面にリン拡散を施してい
ない多結晶シリコン膜13を堆積することにより、酸化
膜14.15は均一に成長し、端部の異常が著しく改善
される。さらに、多結晶シリコン膜5のダレインの成長
及び突起の発生モ、これによりかなり減少する効果が見
られる。なおこの突起の発生は多結晶シリコンのリン濃
度、酸化湿度などの影響を受ける。常圧での高温酸イヒ
よりも、低温高圧酸化が有効である。次に、全面に酸化
膜エッチをすることによシ、二酸化珪素膜16を除去す
る。また、その後、二酸化珪素膜14をマスクとして、
チツ化珪素膜4の露出部分をフレオンガスを用いたプラ
ズマエツチングにより除去する。さらに、この下の二酸
化珪素膜3を約2゜nmを除去すると、第3図(8)の
如くなる。次に、第3図(f)の如く、第2ゲート酸化
7、第2多結晶シリコン膜8を成長し、パターン形成す
る。第1゜第2多結晶シリコン膜6,8の重なりあう部
分の形状は図のように改善され、層間絶縁膜14が26
On、mの厚さで均一に形成される。次に第3図(q)
の如く、N+拡散層9、層間絶縁膜10を形成し、アル
ミニウム電極11、保護膜12を堆積する。
a)〜(q)はこの発明の一実施例である半導体集積回
路装置の製造方法を示す製造工程流れ図で示す。第3図
(a)においては、1は−P型シリコン基板、2は選択
酸化法により形成されたフィールド酸化膜である。次に
第3図(b)の如く、ゲート絶縁膜を構成する二酸化珪
素膜3、チッ化珪素膜4を形成し、さらに、第1多結晶
シリコン膜5を5001m成長し、ついで、これにリン
蒸着することによυ、多結晶シリコン膜5のシート抵抗
を400/口とする。次に、この第1多結晶ンリコン膜
5をレシヌトを用いた写真食刻法によりノ(ターン形成
する。多結晶シリコン膜5のみエツチングし、チノ化珪
素膜4は残し、次いで、第3図(C)の々1]<、その
主面側の全面に薄い多結晶シリコン膜13を約10nm
堆積する。これをSOO°C28驚の高圧でウェット酸
化をし、第3図(d)の如く、層間絶縁膜14を3oo
nm成長する。1この過程で、薄い多結晶シリコン膜1
3は全て酸化され、第1多結晶シリコン膜5の存在しな
いチノ化珪素膜4上に、二酸化珪素膜15が約200人
成長する。従来方法では、第一多結晶シリ:lンの表面
のみを酸化していたが均一に酸化されず、端部に酸化膜
の薄い部分が生じていだが、表面にリン拡散を施してい
ない多結晶シリコン膜13を堆積することにより、酸化
膜14.15は均一に成長し、端部の異常が著しく改善
される。さらに、多結晶シリコン膜5のダレインの成長
及び突起の発生モ、これによりかなり減少する効果が見
られる。なおこの突起の発生は多結晶シリコンのリン濃
度、酸化湿度などの影響を受ける。常圧での高温酸イヒ
よりも、低温高圧酸化が有効である。次に、全面に酸化
膜エッチをすることによシ、二酸化珪素膜16を除去す
る。また、その後、二酸化珪素膜14をマスクとして、
チツ化珪素膜4の露出部分をフレオンガスを用いたプラ
ズマエツチングにより除去する。さらに、この下の二酸
化珪素膜3を約2゜nmを除去すると、第3図(8)の
如くなる。次に、第3図(f)の如く、第2ゲート酸化
7、第2多結晶シリコン膜8を成長し、パターン形成す
る。第1゜第2多結晶シリコン膜6,8の重なりあう部
分の形状は図のように改善され、層間絶縁膜14が26
On、mの厚さで均一に形成される。次に第3図(q)
の如く、N+拡散層9、層間絶縁膜10を形成し、アル
ミニウム電極11、保護膜12を堆積する。
以上のように従来方法では、第1多結晶シ1ノコン膜の
端部の酸化膜の薄い部分での絶縁耐圧のイ氏下、及び多
結晶シリコンのダレインの成長により、表面の突起が発
生し、2層の多結晶シリコン膜間の絶縁耐圧が悪くなり
、又、第1多結晶シリコン膜端部のオーバーハングの部
分で、第2多結晶シリコン膜のエツチング残シが生じて
不良原因となっていたが、本発明により、このような問
題は改善された。
端部の酸化膜の薄い部分での絶縁耐圧のイ氏下、及び多
結晶シリコンのダレインの成長により、表面の突起が発
生し、2層の多結晶シリコン膜間の絶縁耐圧が悪くなり
、又、第1多結晶シリコン膜端部のオーバーハングの部
分で、第2多結晶シリコン膜のエツチング残シが生じて
不良原因となっていたが、本発明により、このような問
題は改善された。
発明の効果
以上のように本発明に係る製造方法&Li、2層多結晶
シリコン構造において、2層の多結晶シリコン膜間の層
間絶縁耐圧の向上と、ステ、ノブの形状改善を図り、多
層配線において、第2 )j’1の多結晶シリコン膜の
エツチング残り、アルミ配線などのエツチング残りによ
るブリッジ、及び断線の防止が実現でき、とくに、超高
集積度IC(VLSI)の製造に有用な技術である。
シリコン構造において、2層の多結晶シリコン膜間の層
間絶縁耐圧の向上と、ステ、ノブの形状改善を図り、多
層配線において、第2 )j’1の多結晶シリコン膜の
エツチング残り、アルミ配線などのエツチング残りによ
るブリッジ、及び断線の防止が実現でき、とくに、超高
集積度IC(VLSI)の製造に有用な技術である。
第1図は一般的な2層多結晶シリコン構造を有するMO
3集積回路装置の構造断面図、第2図(&)〜(d)は
従来方法による製造工程図、第3図(a)〜(q)は本
発明の具体的な一実施例にかかるMO8集積回路装置の
製造工程図である。 1・・・・・・半導体基板、3・・・・・・第1ゲート
酸化膜、4・・・・・・チン化珪素膜、5・・・・・・
第1多結晶シリコン層、13・・・・・・薄い多結晶シ
リコン膜、14・・・・・・層間絶縁膜、8・・・・第
2多結晶シリコン層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名41
図 I 第2図 り J 第2図 IC) /41
3集積回路装置の構造断面図、第2図(&)〜(d)は
従来方法による製造工程図、第3図(a)〜(q)は本
発明の具体的な一実施例にかかるMO8集積回路装置の
製造工程図である。 1・・・・・・半導体基板、3・・・・・・第1ゲート
酸化膜、4・・・・・・チン化珪素膜、5・・・・・・
第1多結晶シリコン層、13・・・・・・薄い多結晶シ
リコン膜、14・・・・・・層間絶縁膜、8・・・・第
2多結晶シリコン層。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名41
図 I 第2図 り J 第2図 IC) /41
Claims (3)
- (1)半導体基板の一主面に二酸化珪素膜、チッ化珪素
膜を重ねて二層絶縁膜を形成する工程と、この二層絶縁
膜上に第1の多結晶シリコン膜を堆積する工程と、前記
第1の多結晶シリコン膜を所定の第1電極形状にパター
ン形成する工程と、前記第1電極を含む全面に前記第1
の多結晶シリコン膜よりも薄い多結晶シリ:17膜を堆
積する工程と、前記の薄い多結晶シリコン膜および第1
の多結晶シリコン膜の表面層を酸化する工程と、全面に
第2の多結晶シリコン膜を堆積し、この第2の多結晶シ
リコン膜を第2電極形状にパターン形成する工程からな
る半導体装置の製造方法。 - (2)薄い多結晶シリコン膜と、第1の多結晶シリコン
膜の表面層を酸化した後、前記第1の多結晶シリコン膜
パターンの除かれた領域のチッ化珪素膜上に形成された
薄い二酸化珪素膜を除去し、残存する二酸化珪素膜をマ
スクとして前記領域のチッ化珪素膜を自己整合的にエツ
チングする工程と、熱酸化によシ二酸化珪素膜を形成す
る工程を経た後、第2の多結晶シリコン膜を堆積する特
許請求の範囲第1項に記載の半導体装置の製造方法。 - (3)薄い多結晶シリコン膜と、第1の多結晶シリコン
膜の表面層の熱酸化を高圧気圏中で行う特許請求の範囲
第1項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17506982A JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP17506982A JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5965452A true JPS5965452A (ja) | 1984-04-13 |
JPH0220147B2 JPH0220147B2 (ja) | 1990-05-08 |
Family
ID=15989681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP17506982A Granted JPS5965452A (ja) | 1982-10-05 | 1982-10-05 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5965452A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5656641A (en) * | 1979-10-13 | 1981-05-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
-
1982
- 1982-10-05 JP JP17506982A patent/JPS5965452A/ja active Granted
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
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JPS5430785A (en) * | 1977-08-12 | 1979-03-07 | Fujitsu Ltd | Manufacture of semiconductor device |
JPS5656641A (en) * | 1979-10-13 | 1981-05-18 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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US5434098A (en) * | 1993-01-04 | 1995-07-18 | Vlsi Techology, Inc. | Double poly process with independently adjustable interpoly dielectric thickness |
Also Published As
Publication number | Publication date |
---|---|
JPH0220147B2 (ja) | 1990-05-08 |
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