JPS596411B2 - チヤネルのデ−タ転送制御方式 - Google Patents

Description

【発明の詳細な説明】 この発明は、データバッファを有するチャネルにおいて
、該バッファから主記憶装置へのデータ転送を制御する
方式に関するものである。

一般に、主記憶装置と入出力デバイスとの間で転送され
るデータを一時的に格納しバッファリングするためのデ
ータバッファを有するチャネルは既に良く知られている
が、該チャネルのデータバッファから主記憶装置への書
込データの転送に要する時間と、主記憶装置の側でチャ
ネル側からアクセスのための起動をかけられて動作を開
始し、アドレス・エラーやデータ・エラーのチェックな
どを含む一連のメモリ動作（以下、ＭＳ動作サイクルと
云う）を終了するまでの時間、すなわちＭＳ動作サイク
ル・タイムとを比較すると、前者よりも後者の方がかな
り大きいのが普通である。

ところで、主記憶装置を前記チャネルと共有するベーシ
ツク・プロセッシング・ユニット（以下、ＢＰＵと略記
する）があり、チャネルが該ＢＰＵと制御用のマイクロ
プログラムを共有する方式がある。かかる場合、ＢＰＵ
がマイクロプログラムを実行して処理動作を行なつてい
るとき、チャネルが該プログラムをスチールして主記憶
装置へのデータ転送を実行し（この間、ＢＰＵでは処理
動作は中止されたままで進行しない）、その終了後、ス
チールされた元のＢＰＵへプログラムが返され、ＢＰＵ
では処理動作を再開することになる。このチャネルの、
ＢＰＵ側からスチールしたプログラムによる、主記憶装
置へのデータ転送動作において、この転送動作開始と同
時に起動をかけられて動作を開始する前記主記憶装置の
ＭＳ動作サイクルが完了してデータ・エラーなどのない
ことが確定しないうちに、スチールによる前記転送動作
を終了してＢＰＵ側の処理動作を再開する方式（以下、
おいてきぼり制御方式ということがある）の場合、ＢＰ
Ｕ側で処理動作を再開した後になつて前記ＭＳ動作サイ
クルでデータ・エラー等が検出されると、ＢＰＵ側の処
理動作から再びスチールによつてチヤネルの転送動作制
御へ移行（スチールレベルの回復という）し、障害情報
の収集、その他の異常処理動作を行なうことになる。か
かる従来の方式では、ＭＳ動作サイクルでデータ・エラ
ー等が検出された場合、スチールレベルの回復、障害情
報の収集等、異常処理のための制御が複雑になりすぎる
という欠点がある。一方、異常処理のための制御を簡単
化するため、ＭＳ動作サイクルが完了してデータ・エラ
ー等のないことが確定するまで、スチールにより開始し
た前記チヤネルの主記憶装置へのデータ転送動作を終了
させない方式を採用したとすると、今度は、データ転送
に必要以上に時間がかかりすぎて、チヤネルと主記憶装
置の間のスルーブツトが低下するという欠点を生じる。
この発明は、上述のような従来技術の欠点を克服するた
めになされたものであり、従つてこの発明の目的は、Ｍ
Ｓ動作サイクルにおいてデータ・エラーなどが検出され
た場合、おいてきぼり制御方式を採用した場合に要求さ
れるような複雑な異常処理のための制御を要せず、しか
も、チヤネルから主記憶装置へのスループツトを向上さ
せることのできるチヤネルのデータ転送制御方式を提供
することにある。

この発明の構成の要点は次の如くである。

主記懐装置と入出力デバイスとの間で転送されるデータ
を一時的に格納しバツフアリングするためのデータバツ
フアを有するチヤネルを用いてのデータ暫送は、一般に
次のようにして行なわれる。今例えば、入出力デバイス
から主記憶装置へ、１００バイトのデータを転送するも
のとする。このとき入出力デバイスからチヤネルにおけ
るデータバツフアへの転送は、１バイト単位で行なゎれ
る。一方、データバツフアから主記憶装置へのデータ転
送は８バイト単位で行なわれる（実際は、バスが４バイ
トの容量しかないので、４バイトずつ２度に分けて転送
する）。所で、主記憶装置において、データバツフアか
ら８バイト単位で送出されてきたデータで、８バイトそ
つくりそのままメモリ内容を書替える場合、これを全書
込みという。他方、主記憶装置において、８バイトのデ
ータを全部書替えるのでなく、そのうちの何バイトかは
主記憶装置に既にストアされているデータでよく、残り
のデータについてだけ、データバツフアから転送されて
きたデータで書家える場合があり、これを部分書込みと
いう。部分書込みを行なう場合には、記憶装置において
、先ずメモリから当該８バイトのデータをレジスタに読
み出してエラー・チエツクを行なつた後、チヤネルから
転送されてきたデータで、所要のバイトだけ書替えを行
ない、その後、再びレジスタから８バイトの形でメモリ
へ書込む訳である。所で、入出力デバイスから主記憶装
置へ１００バイトのデータ転送を行なうものと仮定した
が、この一連のデータ転送動作において、チヤネル（デ
ータバツフア）から主記憶装置への最初のアクセスと最
後のアクセスだけが、上述の部分書込動作となる可能性
が強く、その中間のアクセスは全書込動作になる。その
理由は、最初のアクセスでは、チヤネルから主記憶装置
に対して指定される先頭アドルスの如何によつて、すな
わち主記憶装置側の８バイトのメモリ区分の途中を先頭
アドレスが指定する場合、部分書込みとなるからである
。また最後のアクセスでは、転送データの量（唯今の例
では１００バイト）と最初のアクセスにおける先頭アド
レスの指定場所とによつては、最後のデータが丁度８バ
イトになるとは限らず、８バイト未満になることも多い
からである。中間のアクセスでは、チヤネルのデータバ
ツフアにおいて、８バイトのバツフアリングを行なつて
いるので、必らず全書込みになる。さて、部分書込みの
場合には、前述のように、主記憶装置の側で、一旦８バ
イトのデータをレジスタに読み出してデータ・エラーの
チエツクを行なうが、全書込みの場合は、８バイト全部
を書替えるので部分書込みの場合のように、レジスタに
読み出してエラー・チエツクを行なうことは不要である
。

この発明は、この点に着目したものであり、チヤネルか
ら主記憶装置へのデータ転送が、主記憶装置へのデータ
の部分書込みにつながる場合（多くは最初と最後のアク
セス）には、部分書込みの際、データ・エラーのチエツ
クがなされるので、そのチエツク結果の確定を待つ意味
で、ＭＳ動作サイクルの終了までチヤネル｝こおけるデ
ータ転送制御動作を終了させず、他方、全書込み動作に
つながる場合には、全書込みの際データ・チエツクは行
なわれないから、ＭＳ動作サイクルの終了を待つ必要は
なく、チヤネルにおけるデータ転送制御動作は、チヤネ
ルから主記憶装置へのデータ転送が終ると直ちに終了し
、ＢＰＵの処理動作の再開へ移行するようにした点がこ
の発明の要点である。次に図を参照してこの発明の一実
施例を詳細に説明する。

第１図はこの発明の一実施例を示すプロツク図である。

第１図を参照する。チヤネル２とＢＰＵ３は主記憶装置
４を共有している。チヤネル２は、データバツフア８と
、データ転送制御論理回路７と、部分書込動作検出論理
回路６゛と、マイクロプログラム・デコード論理回路５
ｔ１アンド回路Ａを含んで成り、ＢＰＵ３は、主記憶装
置４とのインタフエース制御論理回路９と、シーケンス
制御論理回路１０と、シーケンス抑止論理回路１１と、
制御記憶装置１２と、マイクロプログラム・デコード論
理回路１３とを含んで成つている。なお、制御記憶装置
１２に記憶されるマイクロプログラムは、ＢＰＵ３とチ
ヤネル２に共有のものであり、ＢＰＵ３が該マイクロプ
ログラムを読み出して制御動作を実行中、チヤネル２が
必要に応じて該プログラムをスチールして制御動作を実
行（その間、ＢＰＵは制御動作を中止）し、その終了と
共に、ＢＰＵは制御動作を再開するような方式を採用し
ている。入出力デバイス１からチヤネル２内のデータバ
ツフア８を介し、またＢＰＵ３内のインタフエース制御
論理回路９を通して主記憶装置４へデータ転送がなされ
る。次に上記の構成における動作を説明する。

入出力デバイス１からチヤネル２を経て主記憶装置４へ
データを転送する場合、入出力デバイス１からチヤネル
２へはデータが１バイト単位で送られ、送られたデータ
は、チヤネル２においてデータ転送制御論理回路７の制
御の下に、データバツフア８にバツフアリングされる。
８バイトのデータがバツフア８にたまると、データ転送
制御論理回路７は、ＢＰＵ３におけるシーケンス制御論
理回路１０へスチール要求信号を送り、それが受け付け
られると、後者が前者へスチール受付信号を送り、チヤ
ネル２はＢＰＵ３から制御プログラムをスチールして制
御動作を開始する。

すなわち、ＢＰＵ３におけるシーケンス制御論理回路１
０、マイクロプログラムを記憶する制御記憶装置１２、
マイクカプログラム・デコード論理回路１３、チヤネル
２におけるマイクロプログラム・デコード論理回路５な
どの、動作によつてチヤネル２は、第２図に示す如き、
マイクロプログラムの制御による動作のフローを実行し
、データバツフア８から８バイト単位のデータがＢＰＵ
３の主記憶装置４に対するインタフエース制御論理回路
９を介して主記憶装置４へ転送される（実際は、８バイ
トのデータは、バスの容量の関係で４バイトずつ２度に
分けて転送される）。第２図は、チヤネル２から主記憶
装置４へデータ転送を行なう場合に、該チヤネル２が、
ＢＰＵ３側からスチールしたマイクロプログラムの制御
の下に実行する動作の流れ図である。

第２図を参照してチヤネルの動作の流れを説明する。

第２図において、フローにおける一つの箱の中の動作は
原則として１マシンサイクルで実行される。フローの１
において、チヤネル（以下、ＣＨと略記することがある
）２から主記憶装置（以下、ＭＳと略記することがある
）４へ起動がかけられ、チヤネルから転送したデータを
格納すべきアドレスを転送する。フローの２と３におい
て それぞれ４バイトずつデータがチヤネルＣＨ）から
主記憶装置ＭＳへ転送される。

これで８バイトのデータ転送が終了したので、フロー４
において バイト・カウンタの更新を行なつて次に転送
）すべき主記憶装置におけるアドルスの指定や転送デー
タ量の指定などを行なう。

以上で、データ転送の主要動作を終了する。フローの５
におけるマイクロプログラムは、主記憶装置４において
なされたＭＳ動作サイクルにおいてエラーが発生したか
否かをテストするためのものである。このフロー５にお
いて、この発明では、チヤネルＣＨから主記憶装置ＭＳ
へのデータ転送が、部分書込みにつながるものであると
きは、先にフロー１においてチヤネルＣＨから起動をか
けられた主記憶装置ＭＳが、部分書込み動作のときにメ
モリからレジスタへ読み出したデータのチエツク結果の
確定を含むＭＳ動作サイクルを終了するまで、チヤネル
ＣＨではフロー５のプログラムを複数マシンサイクルに
わたつて実行して待機する。従つて、このときＭＳ動作
サイクルにエラーが起きたことが検出されれば、チヤネ
ルでは、スチールによる制御動作を終了していないので
、マイクロプログラム７，８を実行することにより、必
要な障害情報を適当な箇所に退避させることが容易に可
能となる。一方、チヤネルＣＨから主記懐装置ＭＳへの
データ転送が、全書込みにつながるものであるときは、
部分書込みの場合とは違つて、ＭＳ動作サイクルにおい
てデータの読み出しチエツクは行なわれないので、チヤ
ネルは、ＭＳ動作サイクルの終了を待たないで、連続的
にフロー１から６までを実行することができる。以上の
フローの時間的関係を示したのが第３図である。第３図
を参照する。

イ）は、マシンサイクルのタイムスケールを示すための
タイムチヤートで時間の経過と共にマシンサイクルが進
行して行く様子を示す。口）は、チヤネルＣＨから主記
憶装置ＭＳへのデータ転送が、全書込み動作につながる
場合のものであるとき、チヤネルにおける動作のフロー
は、第２図における１から５までで連続して終了するこ
とを示している。ノ９は、チヤネルＣＨから主記憶装置
ＭＳへのデータ転送が、部分書込み動作につながる場合
のものであり、第２図におけるフロー５において、３マ
シンサイクル待磯して、ニ）に示すＭＳ動作サイクルの
終了を待つて、次のフローに移行することを示している
。従つて、部分書込み動作につながるデータ転送は９マ
シンサイタルを要するのに、全書込み動作につながるデ
ータ転送は６マシンサイクルで終了することが第３図か
ら分るであろう。すなわち、データ転送において、それ
が部分書込み動作につながるものか、全書込み動作につ
ながるものかを判別することなく、一律に、ＭＳ動作サ
イクルの終了を待つ方式に比較すれは、一連のデータ転
送における大部分のアクセスは全書込み動作につながる
ものであるから、相当のマシンサイクルの短縮になるこ
とが理解されるであろう。なお、第３図において、エラ
ー信号１というのは、部分書込み時の読み出しデータの
チエツクの際エラーがあれは、ＭＳ動作サイクルにおい
て６．５マシンサイクルの付近でエラー信号１が出るこ
とを示しておりエラー信号２というのは、ＭＳ動作サイ
クルにおいてアドルス等のチエツクの結果エラーがあれ
は、ＭＳ動作サイクルにおいて３マシンサイクルの付近
でエラー信号２が出ることを示している。すなわち、読
み出しデータのエラー・チエツクの結果が確定するのは
、ＭＳ動作サイクルにおける６．５マシンサイクル付近
であつて非常に遅いのに対し、アドレス等のエラー・チ
エツクの結果が確定するのはＭＳ動作サイクルの３マシ
ンサイクル付近であつて、比較的早い時間に確定する。
ＭＳ−ＥＮＤ信号はＭＳ動作サイクルの終了により出力
される信号を表わす。次に第１図に戻つて、チヤネルが
第２図に示した如き動作フローを実行するためのハード
ウエアを説明する。

さて、チヤネル２から主記憶装置４へのデータ転送が、
主記懐装置ＭＳへの部分書込みにつながるものであると
きには、ＭＳ動作サイクルにおける読み出しデータのチ
エツク結果の確定に時間がかかるため（第３図のエラー
信号１参照）、ＢＰＵ３のシーケンス制御論理回路１０
では、チヤネルのマイクロプログラム・デコード論理回
路５が制御記憶装置１２から読み出したマイクロプログ
ラム（ＭＳにエラ発生か？）をデコードした結果の信号
（ＴＥＳＴ＝ＭＳ−ＥＲＲＯＲ）と部分書込動作検出論
理回路６からの部分書込信号ＰＷ（ＰａｒｔｉａｌＷｒ
ｉｔの略）とのアンド回路Ａによるアンド信号と、ＢＰ
Ｕのマイクロプログラム・デコード論理回路１３からの
同様な信号（ＴＥＳＴ：＝ＭＳ−ＥＲＲＯＲ）とが存在
する条牛の下では、主記憶装置４からのＭＳ動作サイク
ルの終了を表わす信号ＭＳ−ＥＮＤ（第３図参照）を受
け付けるまで、シーケンス抑止論理回路１１によつて、
チヤネルがマイクロプログラム５（第２図、第３図参照
）を実行するのを抑止するよう制御記憶装置１２を制御
する。換言すれば、抑止論理回路１１は、ＭＳ−ＥＮＤ
信号を受け取るまで、ＢＰＵの制御記憶装置１２から同
一マイクロプログラムの読み出しを繰り返しており、シ
ーケンスの進行を抑止している。ＭＳ−ＥＮＤ信号が到
来すると、シーケンス制御論理回路１０は、抑止論理回
路１１による抑止を止め、チヤネルがマイクロプログラ
ム５，６（第２図、第３図参照）を実行するのを許し、
チヤネルから主記憶装置への１回のデータ転送が終了す
る。一方、チヤネルから主記憶装置へのデータ転送が、
主記憶装置への全書込み動作につながるものであるとき
は、部分書込みの場合と異なり、チエツク結果の確定の
遅い読み出しデータのチエツク（第３図エラー信号１）
はＭＳ動作サイクルにおいてなされず、アドレス・エラ
ー等のチエツクは行なわれるがそのチエツク結果の確定
は早く（第３図エラー信号２）、第２図のマイクロプロ
グラムのフローで１乃至４の間に確定してしまうので、
チヤネルの転送制御において、ＭＳ−ＥＮＤ信号の到来
を待つ必要はなく、フロー１乃至６を連続して実行して
よく、従つてＢＰＵのシーケンス制御論理回路１０も、
抑止論理回路１１による抑止制御を行なうことはない。
チヤネル２における部分書込動作検出論理回路６として
、チヤネルから入出力デバイス１へデータ転送の開始を
指示したときにセツトされ、チヤネルから主記憶装置へ
最初のデータ転送を行なつたときにりセツトされるとこ
ろの、最初のデータ転送（主記憶装置への最初のアクセ
ス）であることを記憶しておくフリツプフロツプと、入
出力デバイス１からデータバツフア８へ最後のデータが
送られたときにデータ転送制御論理回路７の働きでセツ
トされ、次のデータバツフア８から主記憶装置４へのデ
ータ転送のときにりセツトされるところの、最後のデー
タ転送（最後のアクセス）であることを記憶しておくフ
リツプフロツプと）により構成される論理回路を用いれ
ば、既述の部分書込信号ＰＷを発生しうることは明らか
であろつＯ以上説明したとおりであるから、この発明に
よれは、データバツフアを有しバツフアリングを行なう
ようなチヤネルを介しての入出力デバイスから主記憶装
置へのデータ転送において、従来、採られたおいてきぼ
り制御にみられるような複雑な制御方式を用いることな
く、比較的簡単な制御方式を用いながら、チヤネルから
主記憶装置へのデータ転送能力において、前記のおいて
きぼり制御の場合とほゾ同等の能力をもち得るという利
点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すプロツク図、第２図
は、データ転送に際しチヤネルがＢＰＵ側からスチール
したマイクロプログラムの制御の下に実行する転送動作
の流れ図、第３図は第２図における動作の流れのタイム
チヤートである。

Claims (1)

【特許請求の範囲】
1. １ 転送データをバッファリングするためのデータバッ
   ファを有し該バッファを介して入出力デバイスと主記憶
   装置との間でデータを転送するようにしたチャネルのデ
   ータ転送制御方式において、前記主記憶装置を前記チャ
   ネルと共有するベーシツク・プロセッシング・ユニット
   （以下、ＢＰＵと略記する）の制御プログラムを前記Ｂ
   ＰＵ側から前記チャネルはスチールすることにより、前
   記データバッファと主記憶装置との間のデータ転送動作
   を開始して制御するようにし、しかもデータバッファと
   主記憶装置の間では或る単位データ量毎にデータ転送を
   行なう如くし、転送データの主記憶装置への書込みデー
   タ量が前記単位データ量に満たないときは、主記憶装置
   側において、チャネルの転送動作開始により起動をかけ
   られて動作を開始するところのエラー・チェックを含む
   一連のメモリ動作（以下、ＭＳ動作サイクルという）の
   終了を待つてデータ転送を終了することにより前記ＢＰ
   Ｕ側の処理動作を再開し、転送データの主記憶装置への
   書込みデータ量が前記単位データ量に等しいときは、前
   記ＭＳ動作サイクルの終了を待たないでデータ転送を終
   了して前記ＢＰＵ側の処理動作を再開するようにしたこ
   とを特徴とするチャネルのデータ転送制御方式。