JPH04326144A - メモリバスエラー検出システム - Google Patents
メモリバスエラー検出システムInfo
- Publication number
- JPH04326144A JPH04326144A JP3122459A JP12245991A JPH04326144A JP H04326144 A JPH04326144 A JP H04326144A JP 3122459 A JP3122459 A JP 3122459A JP 12245991 A JP12245991 A JP 12245991A JP H04326144 A JPH04326144 A JP H04326144A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- memory
- data
- error
- memory bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 claims abstract description 17
- 230000004044 response Effects 0.000 claims abstract description 5
- 230000010365 information processing Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 description 12
- 230000005856 abnormality Effects 0.000 description 11
- 230000002159 abnormal effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【技術分野】本発明はメモリバスエラー検出システムに
関し、特に中央制御装置と、主記憶装置と、これ等中央
制御装置及び主記憶装置が接続されたメモリバスと、複
数の入出力制御装置と、これ等入出力制御装置が接続さ
れたＩ／Ｏバスと、メモリバスとＩ／Ｏバスとを接続制
御するバスインタフェース装置とを含む情報処理装置の
メモリバスエラー検出方式に関するものである。
関し、特に中央制御装置と、主記憶装置と、これ等中央
制御装置及び主記憶装置が接続されたメモリバスと、複
数の入出力制御装置と、これ等入出力制御装置が接続さ
れたＩ／Ｏバスと、メモリバスとＩ／Ｏバスとを接続制
御するバスインタフェース装置とを含む情報処理装置の
メモリバスエラー検出方式に関するものである。
【０００２】
【従来技術】従来の技術では、入出力制御装置からの主
記憶装置に対する書込み動作は、Ｉ／Ｏバスとメモリバ
スとをバスインタフェース装置により論理的に直結させ
、入出力制御装置がＩ／Ｏバスとメモリバスとを同時に
用いて直接、主記憶装置にデータを書込むようになって
いる。
記憶装置に対する書込み動作は、Ｉ／Ｏバスとメモリバ
スとをバスインタフェース装置により論理的に直結させ
、入出力制御装置がＩ／Ｏバスとメモリバスとを同時に
用いて直接、主記憶装置にデータを書込むようになって
いる。
【０００３】しかし、この方式ではＩ／Ｏバスとメモリ
バスの双方を同時に一定時間使用するため効率が悪く、
バスの効率を低下させる。
バスの双方を同時に一定時間使用するため効率が悪く、
バスの効率を低下させる。
【０００４】そのため、複数段のライトバッファを用い
たいわゆる「データの書逃げ」方式がある。この「デー
タの書逃げ」方式では、入出力制御装置が主記憶装置へ
書込み動作を実行する場合、バスインタフェース装置は
メモリバスの占有を待たず、入出力制御装置からのデー
タ転送サイクルを進める。
たいわゆる「データの書逃げ」方式がある。この「デー
タの書逃げ」方式では、入出力制御装置が主記憶装置へ
書込み動作を実行する場合、バスインタフェース装置は
メモリバスの占有を待たず、入出力制御装置からのデー
タ転送サイクルを進める。
【０００５】送られてきたデータはバスインタフェース
装置が持つライトバッファに取込まれ、実際に主記憶装
置に書かなくても、入出力制御装置ではバスサイクルを
終了させる。
装置が持つライトバッファに取込まれ、実際に主記憶装
置に書かなくても、入出力制御装置ではバスサイクルを
終了させる。
【０００６】バスインタフェース装置が読込んだライト
データは、バスインタフェース装置がメモリバスの使用
権を得た時に独自に主記憶装置に書込む。
データは、バスインタフェース装置がメモリバスの使用
権を得た時に独自に主記憶装置に書込む。
【０００７】この方式では、Ｉ／Ｏバスとメモリバスの
双方を同時に一定時間使用する必要がなくなるためバス
の効率が上がる。
双方を同時に一定時間使用する必要がなくなるためバス
の効率が上がる。
【０００８】しかし、従来の複数段のライトバッファを
用いた「データの書逃げ」方式では、複数段のバッファ
を用いて複数の入出力制御装置からの転送を受付けた場
合、バスインタフェース装置が主記憶装置へデータを書
込む時に、メモリバスから異常の報告を受けても、その
データを出力した入出力制御装置はバスサイクルを終了
しているため、バスサイクルを起動した入出力制御装置
の特定ができない。よってそのデータ転送を起動した入
出力装置に対して異常の報告ができない。
用いた「データの書逃げ」方式では、複数段のバッファ
を用いて複数の入出力制御装置からの転送を受付けた場
合、バスインタフェース装置が主記憶装置へデータを書
込む時に、メモリバスから異常の報告を受けても、その
データを出力した入出力制御装置はバスサイクルを終了
しているため、バスサイクルを起動した入出力制御装置
の特定ができない。よってそのデータ転送を起動した入
出力装置に対して異常の報告ができない。
【０００９】そのため、バスインタフェース装置は全処
理を放棄するようになっている。
理を放棄するようになっている。
【００１０】この様に従来の方式では、メモリバスから
エラー報告があった場合、バスインタフェース装置は全
処理を放棄してしまい、バスインタフェース装置により
接続されたＩ／Ｏバスに接続状態となっている入出力制
御装置は、全て理論的にシステムから切離されてしまう
という欠点がある。
エラー報告があった場合、バスインタフェース装置は全
処理を放棄してしまい、バスインタフェース装置により
接続されたＩ／Ｏバスに接続状態となっている入出力制
御装置は、全て理論的にシステムから切離されてしまう
という欠点がある。
【００１１】
【発明の目的】そこで、本発明はこの様な従来方式の欠
点を解決すべくなされたものであって、その目的とする
ところは、メモリバスからの異常報告があっても、バス
インタフェース装置がその後の動作を放棄してしまうよ
うな異常動作をなす必要がないメモリバスエラー検出シ
ステムを提供することにある。
点を解決すべくなされたものであって、その目的とする
ところは、メモリバスからの異常報告があっても、バス
インタフェース装置がその後の動作を放棄してしまうよ
うな異常動作をなす必要がないメモリバスエラー検出シ
ステムを提供することにある。
【００１２】
【発明の構成】本発明によれば、中央制御装置と、主記
憶装置と、前記中央制御装置及び主記憶装置が接続され
たメモリバスと、複数の入出力制御装置と、これ等入出
力制御装置が接続されたＩ／Ｏバスと、前記メモリバス
と前記Ｉ／Ｏバスとを接続制御するバスインタフェース
装置とを含む情報処理装置のメモリバスエラー検出シス
テムであって、前記バスインタフェース装置に設けられ
、前記入出力制御装置からの前記主記憶装置に対するア
クセス要求に応答して、そのときのアドレスとデータと
を一時格納するバッファと、前記バッファに格納されて
いるアドレスとデータとによる前記主記憶装置の実際の
アクセスの終了に応答して、前記メモリバスからのエラ
ー報告があったときに前記アドレスを記憶する記憶手段
とを含むことを特徴とするメモリバスエラー検出システ
ムが得られる。
憶装置と、前記中央制御装置及び主記憶装置が接続され
たメモリバスと、複数の入出力制御装置と、これ等入出
力制御装置が接続されたＩ／Ｏバスと、前記メモリバス
と前記Ｉ／Ｏバスとを接続制御するバスインタフェース
装置とを含む情報処理装置のメモリバスエラー検出シス
テムであって、前記バスインタフェース装置に設けられ
、前記入出力制御装置からの前記主記憶装置に対するア
クセス要求に応答して、そのときのアドレスとデータと
を一時格納するバッファと、前記バッファに格納されて
いるアドレスとデータとによる前記主記憶装置の実際の
アクセスの終了に応答して、前記メモリバスからのエラ
ー報告があったときに前記アドレスを記憶する記憶手段
とを含むことを特徴とするメモリバスエラー検出システ
ムが得られる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。
説明する。
【００１４】図１は本発明のメモリバスエラー検出方式
を用いた情報処理装置のブロック図である。図において
、メモリバス１０には、アドレスバス１１とデータバス
１２とバスエラー信号１３とがあり、そのメモリバス１
０には中央処理装置（以下ＣＰＵと略す）２０、ＣＰＵ
３０、主記憶装置４０、システム制御装置５０、バスイ
ンタフェース装置（以下ＢＩＵと略す）６０が接続され
ている。
を用いた情報処理装置のブロック図である。図において
、メモリバス１０には、アドレスバス１１とデータバス
１２とバスエラー信号１３とがあり、そのメモリバス１
０には中央処理装置（以下ＣＰＵと略す）２０、ＣＰＵ
３０、主記憶装置４０、システム制御装置５０、バスイ
ンタフェース装置（以下ＢＩＵと略す）６０が接続され
ている。
【００１５】ＢＩＵ６０はメモリバス１０とＩ／Ｏバス
７０間のアクセスの制御を行うものである。Ｉ／Ｏバス
７０にはアドレスバス７１、データバス７２、バスエラ
ー信号７３が存在し、複数の入出力制御装置（以下Ｉ／
Ｏと略す）８０，９０が接続されている。
７０間のアクセスの制御を行うものである。Ｉ／Ｏバス
７０にはアドレスバス７１、データバス７２、バスエラ
ー信号７３が存在し、複数の入出力制御装置（以下Ｉ／
Ｏと略す）８０，９０が接続されている。
【００１６】ＢＩＵ６０内部には、Ｉ／Ｏバス７０側か
ら主記憶装置３０に対して書込み動作を行う時の情報を
蓄えるために、アドレスを蓄えるための複数段のアドレ
スバッファ６１と、データを蓄えるための複数段のデー
タバッファ６２とが設けられている。
ら主記憶装置３０に対して書込み動作を行う時の情報を
蓄えるために、アドレスを蓄えるための複数段のアドレ
スバッファ６１と、データを蓄えるための複数段のデー
タバッファ６２とが設けられている。
【００１７】システム制御装置５０内部には、ＢＩＵ６
０から通知されるエラー報告時に共に送られてくるアド
レス情報を蓄えるためのエラーアドレス記憶装置５１を
持つ。
０から通知されるエラー報告時に共に送られてくるアド
レス情報を蓄えるためのエラーアドレス記憶装置５１を
持つ。
【００１８】仮に、Ｉ／Ｏ８０がＣＰＵ２０から命令を
受けメモリにデータを送ろうとした場合、Ｉ／Ｏ８０は
データの出力準備ができればＩ／Ｏバス７０の使用権を
要求し、Ｉ／Ｏバス７０のマスタとなり、Ｉ／Ｏバスに
よるデータ転送を開始する。
受けメモリにデータを送ろうとした場合、Ｉ／Ｏ８０は
データの出力準備ができればＩ／Ｏバス７０の使用権を
要求し、Ｉ／Ｏバス７０のマスタとなり、Ｉ／Ｏバスに
よるデータ転送を開始する。
【００１９】スレープはＢＩＵ６０となり、データの書
逃げ方式ではない装置では図２のタイムチャートで示す
ように、ＢＩＵはＩ／Ｏを待たせた上でメモリバスを要
求し、メモリバスの使用権を得て、Ｉ／Ｏから送られて
きたデータをメモリバスに出力する。
逃げ方式ではない装置では図２のタイムチャートで示す
ように、ＢＩＵはＩ／Ｏを待たせた上でメモリバスを要
求し、メモリバスの使用権を得て、Ｉ／Ｏから送られて
きたデータをメモリバスに出力する。
【００２０】その後、メモリからのデータ転送終了信号
を受けると、Ｉ／Ｏバス上のＩ／Ｏに向けてＢＩＵがＩ
／Ｏバスのデータ転送終了信号を出力し、Ｉ／Ｏはその
データ転送を終了させる。
を受けると、Ｉ／Ｏバス上のＩ／Ｏに向けてＢＩＵがＩ
／Ｏバスのデータ転送終了信号を出力し、Ｉ／Ｏはその
データ転送を終了させる。
【００２１】この方式では、二つのバスを同時に一定時
間使用するためバスの効率が悪い。
間使用するためバスの効率が悪い。
【００２２】本発明で用いるデータ書逃げ方式では図３
のタイムチャートに示すように、ＢＩＵ６０はＩ／Ｏ８
０がバスサイクルを開始すると、メモリバス１０の使用
権を要求するが使用権を得なくても、ＢＩＵ６０内部の
アドレスバッファ６１とデータバッファ６２にそのバス
サイクルの情報を取込み、Ｉ／Ｏバス７０上のバスサイ
クルを終了させる。
のタイムチャートに示すように、ＢＩＵ６０はＩ／Ｏ８
０がバスサイクルを開始すると、メモリバス１０の使用
権を要求するが使用権を得なくても、ＢＩＵ６０内部の
アドレスバッファ６１とデータバッファ６２にそのバス
サイクルの情報を取込み、Ｉ／Ｏバス７０上のバスサイ
クルを終了させる。
【００２３】ＢＩＵ６０内部に蓄えられた主記憶装置４
０へのライトサイクルは、ＢＩＵ６０がメモリバス１０
の使用権を得た時に実行される。
０へのライトサイクルは、ＢＩＵ６０がメモリバス１０
の使用権を得た時に実行される。
【００２４】これにより、Ｉ／Ｏバス７０とメモリバス
１０を同時に一定時間占有する必要がなくなる上、Ｉ／
Ｏ８０がメモリバス１０の占有待ちと主記憶装置４０へ
の書込み待ちが共に必要なくなり、バスの効率が上がる
。
１０を同時に一定時間占有する必要がなくなる上、Ｉ／
Ｏ８０がメモリバス１０の占有待ちと主記憶装置４０へ
の書込み待ちが共に必要なくなり、バスの効率が上がる
。
【００２５】ところが、この方式では複数段のライトバ
ッファを持ち、複数のＩ／Ｏからメモリライト動作を受
けると、ＢＩＵ６０が主記憶装置４０にデータの書込み
を行った時にバスエラー信号１３により異常が報告され
た場合、どのＩ／Ｏからのデータ転送であったのか特定
することができず、データ転送の異常を報告できないと
いう問題点がある。
ッファを持ち、複数のＩ／Ｏからメモリライト動作を受
けると、ＢＩＵ６０が主記憶装置４０にデータの書込み
を行った時にバスエラー信号１３により異常が報告され
た場合、どのＩ／Ｏからのデータ転送であったのか特定
することができず、データ転送の異常を報告できないと
いう問題点がある。
【００２６】前記した様に従来技術ではこの様な場合、
ＢＩＵ６０はその後の全処理を放棄する手段が設けられ
ていて、ＢＩＵ６０配下の全てＩ／Ｏは理論的に切離さ
れてしまう。
ＢＩＵ６０はその後の全処理を放棄する手段が設けられ
ていて、ＢＩＵ６０配下の全てＩ／Ｏは理論的に切離さ
れてしまう。
【００２７】本発明では、ＢＩＵ６０が主記憶装置４０
に対する書込み動作時に異常を検出した場合、その異常
をＩ／Ｏには報告できないが、その時のアドレス情報を
システム制御装置５０に報告し、その後の動作も正常に
行う。
に対する書込み動作時に異常を検出した場合、その異常
をＩ／Ｏには報告できないが、その時のアドレス情報を
システム制御装置５０に報告し、その後の動作も正常に
行う。
【００２８】システム制御装置５０内部では、ＢＩＵ６
０から通知されたエラー報告とに共に送られてくるアド
レス情報をエラーアドレス記憶装置５１に蓄える。
０から通知されたエラー報告とに共に送られてくるアド
レス情報をエラーアドレス記憶装置５１に蓄える。
【００２９】本発明において、ＣＰＵがメモリへ書込む
データ転送をＩ／Ｏに命じた場合のＣＰＵの動作を、図
４のフローチャートに示す。
データ転送をＩ／Ｏに命じた場合のＣＰＵの動作を、図
４のフローチャートに示す。
【００３０】ＣＰＵは、Ｉ／Ｏに対してメモリに書込み
のデータ転送を行うように命じた場合には、Ｉ／Ｏから
そのデータ転送の正常終了の報告を受けてもまだ正常に
終了したとは判断せず、システム制御装置よりエラー発
生状況を読出し、エラーが発生していない場合、または
発生していてもそのアドレス情報により自分が命じたメ
モリ空間に対する転送で無い場合に正常に終了したと判
断する。
のデータ転送を行うように命じた場合には、Ｉ／Ｏから
そのデータ転送の正常終了の報告を受けてもまだ正常に
終了したとは判断せず、システム制御装置よりエラー発
生状況を読出し、エラーが発生していない場合、または
発生していてもそのアドレス情報により自分が命じたメ
モリ空間に対する転送で無い場合に正常に終了したと判
断する。
【００３１】これにより、ＢＩＵはＩ／Ｏに対して直接
異常を報告することができないまでも、そのデータ転送
を命じたＣＰＵに異常を検出させることができることに
より、その後の動作を継続できる。
異常を報告することができないまでも、そのデータ転送
を命じたＣＰＵに異常を検出させることができることに
より、その後の動作を継続できる。
【００３２】本発明において、ＣＰＵがメモリへ書込む
データ転送をＩ／Ｏに命じた場合のＩ／Ｏの動作を、図
５のフローチャートに示す。
データ転送をＩ／Ｏに命じた場合のＩ／Ｏの動作を、図
５のフローチャートに示す。
【００３３】Ｉ／Ｏは、ＣＰＵからメモリに対する書込
みのデータ転送命令を受けた場合、メモリに対するデー
タの書込みが正常に終了したとしても、まだ正常終了と
は判断せず、システム制御装置よりエラー発生状況を読
出し、エラーが発生していない場合、または発生してい
てもそのアドレス情報により自分が転送を行ったメモリ
空間で無い場合に正常に終了したと判断する。
みのデータ転送命令を受けた場合、メモリに対するデー
タの書込みが正常に終了したとしても、まだ正常終了と
は判断せず、システム制御装置よりエラー発生状況を読
出し、エラーが発生していない場合、または発生してい
てもそのアドレス情報により自分が転送を行ったメモリ
空間で無い場合に正常に終了したと判断する。
【００３４】これにより、ＢＩＵはＩ／Ｏに対して直接
異常を報告することができないまでも、そのデータ転送
を行ったＩ／Ｏに、メモリバスでデータ転送に異常が発
生したことを検出させることができ、よってその後の動
作の継続が可能となるのである。
異常を報告することができないまでも、そのデータ転送
を行ったＩ／Ｏに、メモリバスでデータ転送に異常が発
生したことを検出させることができ、よってその後の動
作の継続が可能となるのである。
【００３５】
【発明の効果】叙上の如く、本発明によれば、データ書
逃げ方式において、実際に主記憶装置に対するアクセス
を行ったときにメモリバスからエラー報告があれば、そ
のアクセスアドレスを一時記憶しておくようにしたので
、ＣＰＵやＩ／Ｏに対してそのエラー発生したアクセス
アドレスを報告することが可能となり、バスインタフェ
ース装置がその後の動作を放棄してしまう異常動作が不
必要となって、システム効率が向上するという効果があ
る。
逃げ方式において、実際に主記憶装置に対するアクセス
を行ったときにメモリバスからエラー報告があれば、そ
のアクセスアドレスを一時記憶しておくようにしたので
、ＣＰＵやＩ／Ｏに対してそのエラー発生したアクセス
アドレスを報告することが可能となり、バスインタフェ
ース装置がその後の動作を放棄してしまう異常動作が不
必要となって、システム効率が向上するという効果があ
る。
【図１】本発明の実施例のシステムブロック図である。
【図２】書逃げ方式ではない情報処理装置におけるバス
エラー発生時の動作を説明するタイムチャートである。
エラー発生時の動作を説明するタイムチャートである。
【図３】書逃げ方式を採用した情報処理装置におけるバ
スエラー発生時の動作を説明するタイムチャートである
。
スエラー発生時の動作を説明するタイムチャートである
。
【図４】本発明におけるＣＰＵの動作フローチャートで
ある。
ある。
【図５】本発明におけるＩ／Ｏの動作フローチャートで
ある。
ある。
１０ メモリバス
２０，３０ ＣＰＵ
４０ 主記憶装置
５０ システム制御装置
５１ アドレス記憶装置
６０ バスインタフェース装置
６１ ライトバッファ
７０ Ｉ／Ｏバス
８０，９０ Ｉ／Ｏ
Claims (1)
- 【請求項１】 中央制御装置と、主記憶装置と、前記
中央制御装置及び主記憶装置が接続されたメモリバスと
、複数の入出力制御装置と、これ等入出力制御装置が接
続されたＩ／Ｏバスと、前記メモリバスと前記Ｉ／Ｏバ
スとを接続制御するバスインタフェース装置とを含む情
報処理装置のメモリバスエラー検出システムであって、
前記バスインタフェース装置に設けられ、前記入出力制
御装置からの前記主記憶装置に対するアクセス要求に応
答して、そのときのアドレスとデータとを一時格納する
バッファと、前記バッファに格納されているアドレスと
データとによる前記主記憶装置の実際のアクセスの終了
に応答して、前記メモリバスからのエラー報告があった
ときに前記アドレスを記憶する記憶手段とを含むことを
特徴とするメモリバスエラー検出システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122459A JPH04326144A (ja) | 1991-04-25 | 1991-04-25 | メモリバスエラー検出システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3122459A JPH04326144A (ja) | 1991-04-25 | 1991-04-25 | メモリバスエラー検出システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326144A true JPH04326144A (ja) | 1992-11-16 |
Family
ID=14836383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3122459A Pending JPH04326144A (ja) | 1991-04-25 | 1991-04-25 | メモリバスエラー検出システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326144A (ja) |
-
1991
- 1991-04-25 JP JP3122459A patent/JPH04326144A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4097883B2 (ja) | データ転送装置および方法 | |
| JPH02196355A (ja) | 記憶処理システム | |
| JP3061106B2 (ja) | バスブリッジおよびそれを備えた計算機システム | |
| JPH04326144A (ja) | メモリバスエラー検出システム | |
| JPH10307788A (ja) | バスブリッジ | |
| JPH10283302A (ja) | 複数のプロセッサに接続されたバスにデータを供給する方法およびシステム | |
| JP2001216207A (ja) | Ｄｍａ診断装置及びそれに用いるｄｍａ診断方法 | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JP2679440B2 (ja) | 情報処理装置 | |
| JP2594567B2 (ja) | メモリアクセス制御装置 | |
| JP2825589B2 (ja) | バス制御方式 | |
| JP3299147B2 (ja) | キャッシュ制御回路 | |
| JPH0589027A (ja) | 監視機能付ライトバツフア | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPS60142450A (ja) | 記憶システム | |
| JP3264316B2 (ja) | ダイレクトメモリアクセス制御装置 | |
| KR100454652B1 (ko) | 하이파이버스시스템의주기억장치 | |
| JP2585852B2 (ja) | バッファ制御方式 | |
| JPH05210617A (ja) | バス拡張装置 | |
| JPH07114523A (ja) | 並列処理装置 | |
| JPH0962562A (ja) | メモリの処理回路 | |
| JPS59136832A (ja) | デ−タ転送方式 | |
| JPH06214941A (ja) | Ｄｍａ制御回路 | |
| JPH0594325A (ja) | 監視制御装置 | |
| JPH04114255A (ja) | 転送速度切り替え方式 |