JPS595654A - 半導体装置 - Google Patents
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- JPS595654A JPS595654A JP11504582A JP11504582A JPS595654A JP S595654 A JPS595654 A JP S595654A JP 11504582 A JP11504582 A JP 11504582A JP 11504582 A JP11504582 A JP 11504582A JP S595654 A JPS595654 A JP S595654A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、半導体装置、特にデカップリング用コンデ
ンサを内蔵した半導体装置に関するものである。
ンサを内蔵した半導体装置に関するものである。
従来この種の装置としては、セラミックパッケージに入
ったダイナミックメモリにおいて、電源電圧ピンと接地
電位ピン間にセラミックパッケージ内でコンデンサを形
成した例があり（例えばＥｌｅｃｔｒｏｎｉｃ Ｄｅｓ
ｉｇｎ ＋ Ｊａｎ、２１ 、１９８２．ｐｐ、３３）
、このようにコンデンサを設けた場合、直流の電源電圧
ＶｃｃＫ高周波の雑音が重畳した場合でも、コンデンサ
は高周波に対して低インピーダンスとなるために上記高
周波雑音成分は半導体素子に入らず、接地電位ピンに抜
けてしまう。
ったダイナミックメモリにおいて、電源電圧ピンと接地
電位ピン間にセラミックパッケージ内でコンデンサを形
成した例があり（例えばＥｌｅｃｔｒｏｎｉｃ Ｄｅｓ
ｉｇｎ ＋ Ｊａｎ、２１ 、１９８２．ｐｐ、３３）
、このようにコンデンサを設けた場合、直流の電源電圧
ＶｃｃＫ高周波の雑音が重畳した場合でも、コンデンサ
は高周波に対して低インピーダンスとなるために上記高
周波雑音成分は半導体素子に入らず、接地電位ピンに抜
けてしまう。
しかし、このような半導体装Ｎにおいて直流電圧の印加
されるピンはＶｃｃピンばかりではなく、例えば基板電
位（ＶＢＢ）ピンもあり、この場合も上述したような雑
音成分を除去する必要があることは変らないにもかかわ
らず、従来はＶｃｃピンにのみコンデンサが接続され、
他の直流電位ピンについては考慮されていないという欠
点があった。
されるピンはＶｃｃピンばかりではなく、例えば基板電
位（ＶＢＢ）ピンもあり、この場合も上述したような雑
音成分を除去する必要があることは変らないにもかかわ
らず、従来はＶｃｃピンにのみコンデンサが接続され、
他の直流電位ピンについては考慮されていないという欠
点があった。
また、パッケージ内でポンディングパッドとワイヤを用
いて接続を行なうため、ボード上での実装密度が劣ると
いう欠点もあった。
いて接続を行なうため、ボード上での実装密度が劣ると
いう欠点もあった。
この発明は、このような状況に鑑みてなされたものであ
シ、その目的は、半導体素子のボード上での実装密度が
高く、かつ１本もしくは複数本の直流電位ビン忙雑音が
入っても素子自体の動作を正常に保つことが可能な半導
体装置を提供するととＫある。
シ、その目的は、半導体素子のボード上での実装密度が
高く、かつ１本もしくは複数本の直流電位ビン忙雑音が
入っても素子自体の動作を正常に保つことが可能な半導
体装置を提供するととＫある。
このような目的を達成するために、との発明は、フリッ
プ・チップ形半導体素子を搭載する絶縁基板の内部もし
くは表面上にコンデンサを形成したものである。
プ・チップ形半導体素子を搭載する絶縁基板の内部もし
くは表面上にコンデンサを形成したものである。
以下、実施例を用いてこの発明の詳細な説明する。
第１図はこの発明の一実施例を示す斜視図、第２図は同
じく断面図、第３図はその誘電体を示す断面図、第４図
〜第６図は誘電体の大部分の構造を示す詳細図である。
じく断面図、第３図はその誘電体を示す断面図、第４図
〜第６図は誘電体の大部分の構造を示す詳細図である。
図において、多層セラミック基板（１）の−主面に、外
部回路のソケットに接続するだめのピン（２）を植設す
る一方、他主面には金属電極からなるランド（３）が設
けてあり、半導体素子（４）は、半田等からなる突起電
極（５）によって上記ランド（３）に接続固定されてい
る。突起電極（５）は、それぞれ下地電極（６）を介し
て、半導体素子（４）の表面に互いに絶縁膜（７）によ
り分離されて形成された各アルミニウム電極（８）に接
続されると共に、各ランド（３）は、基板ｔｘｔの内部
を通る金属配線（９）により各ピン（２）に接続されて
おり、ピン（２）のウチピン（２ａ）は半導体素子（４
）の直流電位の印加される電極に１ピン（７，ｈ）は半
導体素子（４）の接地電位電極に接続されている。実際
に使用する場合には、基板＋１１の表面上の半導体素子
（４）の周囲に側壁を設け、更にその上に蓋を載置する
。
部回路のソケットに接続するだめのピン（２）を植設す
る一方、他主面には金属電極からなるランド（３）が設
けてあり、半導体素子（４）は、半田等からなる突起電
極（５）によって上記ランド（３）に接続固定されてい
る。突起電極（５）は、それぞれ下地電極（６）を介し
て、半導体素子（４）の表面に互いに絶縁膜（７）によ
り分離されて形成された各アルミニウム電極（８）に接
続されると共に、各ランド（３）は、基板ｔｘｔの内部
を通る金属配線（９）により各ピン（２）に接続されて
おり、ピン（２）のウチピン（２ａ）は半導体素子（４
）の直流電位の印加される電極に１ピン（７，ｈ）は半
導体素子（４）の接地電位電極に接続されている。実際
に使用する場合には、基板＋１１の表面上の半導体素子
（４）の周囲に側壁を設け、更にその上に蓋を載置する
。
ここで、上記多層セラミック基板（１１の内部には、順
次積層された板状の金属電極（１０） 、誘電体（１１
）および金属重水（１２）が設けられ、コンデンサを形
成している。誘電体（１１）には、多数の穴（１３）が
設けてあり、各穴（１３）には円筒状で内部に貫通孔（
１４）を設けたセラミック片（１５） 、 （１６）を
挿入し、上記穴（１３）および貫通孔（１４）に金属配
線（９）を通しである。なお、第５図および第６図は第
４図においで両破線で侠まれだ範囲の金属電極（１２）
および誘電体（１１）を示す平面図であり、このような
構造は、基板ｉｌ＋の上にセラミック片（１５）を載置
し、これに金属電極（１０）および誘電体（１１）をは
め込み、次にセラミック片（１６）を載置し、更に金属
電極（１２）をはめ込むことにより実現できる。
次積層された板状の金属電極（１０） 、誘電体（１１
）および金属重水（１２）が設けられ、コンデンサを形
成している。誘電体（１１）には、多数の穴（１３）が
設けてあり、各穴（１３）には円筒状で内部に貫通孔（
１４）を設けたセラミック片（１５） 、 （１６）を
挿入し、上記穴（１３）および貫通孔（１４）に金属配
線（９）を通しである。なお、第５図および第６図は第
４図においで両破線で侠まれだ範囲の金属電極（１２）
および誘電体（１１）を示す平面図であり、このような
構造は、基板ｉｌ＋の上にセラミック片（１５）を載置
し、これに金属電極（１０）および誘電体（１１）をは
め込み、次にセラミック片（１６）を載置し、更に金属
電極（１２）をはめ込むことにより実現できる。
上記構成において、ピン（２）とランド（３）とを接続
する金属配線（９）のうち、直流電位ビ、、ｚ （２ａ
）に接続した金属配線（９ａ）は、コンデンサの上部金
属電極（１２） Ｋ接続し、接地ピン（２ｂ）Ｋ接続し
た金属配線（９ｂ）はコンデンサの下部金属電極（１０
）に接続しである。このため、ピン（２ａ）−（２ｂ）
間に半導体素子（４）と並列にコンデンサを接続したこ
ととなる。直流′覗位ビン（２ａ）には直流電圧が印加
されるが、これに高周波の雑音が重畳された場合、コン
デンサが高周波に対して低インピーダンスとなるため、
上記雑音成分はコンデンサを通して接地電位ピン（２ｂ
）に抜け、半導体素子（４）に雑音が入ることを防止す
る。
する金属配線（９）のうち、直流電位ビ、、ｚ （２ａ
）に接続した金属配線（９ａ）は、コンデンサの上部金
属電極（１２） Ｋ接続し、接地ピン（２ｂ）Ｋ接続し
た金属配線（９ｂ）はコンデンサの下部金属電極（１０
）に接続しである。このため、ピン（２ａ）−（２ｂ）
間に半導体素子（４）と並列にコンデンサを接続したこ
ととなる。直流′覗位ビン（２ａ）には直流電圧が印加
されるが、これに高周波の雑音が重畳された場合、コン
デンサが高周波に対して低インピーダンスとなるため、
上記雑音成分はコンデンサを通して接地電位ピン（２ｂ
）に抜け、半導体素子（４）に雑音が入ることを防止す
る。
上記構成において、コンデンサは、第３図に示したよう
な板状の誘電体（１１）と、その穴（１３）よりもやや
大きい径の穴を設けた板状の金属型ｔｒｉ （１０）。
な板状の誘電体（１１）と、その穴（１３）よりもやや
大きい径の穴を設けた板状の金属型ｔｒｉ （１０）。
（１２）を用い、これらを単に積層するのみで形成でき
、経済的にも有利である、誘電体（１１）としては、例
えば比誘電率５０００程度のセラミック誘電体を用い、
５００μｍ程度の厚さに加工する。、５００μｍ程度の
厚さがあれば、誘電体自体の機械的強度も保障できる。
、経済的にも有利である、誘電体（１１）としては、例
えば比誘電率５０００程度のセラミック誘電体を用い、
５００μｍ程度の厚さに加工する。、５００μｍ程度の
厚さがあれば、誘電体自体の機械的強度も保障できる。
多層セラミック基板（１）の主面の面積を１０ｃｍ２と
し、誘電体（１１） （７）そレヲ１／２ノ５ＣｎＩ２
トした場合、この誘電体（１１）を用いて形成されるコ
ンデンサの容量は約０．０５μＦである。この容量は、
誘電体（１１）の厚さおよび面積を変えることにより適
宜調整できる。
し、誘電体（１１） （７）そレヲ１／２ノ５ＣｎＩ２
トした場合、この誘電体（１１）を用いて形成されるコ
ンデンサの容量は約０．０５μＦである。この容量は、
誘電体（１１）の厚さおよび面積を変えることにより適
宜調整できる。
特に大きい容量を必要とする場合には、第７図に示すよ
うに誘電体（１１）および金属電極Ｑｏ）、（１２）を
数層程度積層することにより容量を増加させることがで
きる。
うに誘電体（１１）および金属電極Ｑｏ）、（１２）を
数層程度積層することにより容量を増加させることがで
きる。
直流電位ピン（２ａ）に印加される直流電圧としては、
ダイナミックＲＡＭの場合を例如とれば、単一電源で動
作するダイナミックＲＡＭの電源電圧、複数電源で動作
するダイナミックＲＡＭの複数の電源電圧、単一もしく
は複数電源で動作するダイナミックＲＡＭの基板電圧な
どがある。
ダイナミックＲＡＭの場合を例如とれば、単一電源で動
作するダイナミックＲＡＭの電源電圧、複数電源で動作
するダイナミックＲＡＭの複数の電源電圧、単一もしく
は複数電源で動作するダイナミックＲＡＭの基板電圧な
どがある。
なお、上述した実施例では１本の直流電位ピンと接地電
位ピンとの間にのみコンデンサを接続する場合について
説明したが、直流電位ピンが複数本ある場合には、各直
流電位ピンのそれぞれＫついてコンデンサを形成するこ
とが望ましい。第８図に１誘電体（１１）と金属電極（
１０） 、 （１２）とを積層して２個のコンデンサを
形成した場合を示す。同図において、接地電位金属電極
（１０）は２個のコンデンサについて共通に使用し、第
１の直流電位ピン（２ａ）からの金属配線（９ａ）を第
１の金属電極（１２）Ｋ１第２の直流電位ピン（２ａ’
）からの金属配線（９ａ’）を第２の金属電極（１２’
）に接続して２個のコンデンサを形成している。
位ピンとの間にのみコンデンサを接続する場合について
説明したが、直流電位ピンが複数本ある場合には、各直
流電位ピンのそれぞれＫついてコンデンサを形成するこ
とが望ましい。第８図に１誘電体（１１）と金属電極（
１０） 、 （１２）とを積層して２個のコンデンサを
形成した場合を示す。同図において、接地電位金属電極
（１０）は２個のコンデンサについて共通に使用し、第
１の直流電位ピン（２ａ）からの金属配線（９ａ）を第
１の金属電極（１２）Ｋ１第２の直流電位ピン（２ａ’
）からの金属配線（９ａ’）を第２の金属電極（１２’
）に接続して２個のコンデンサを形成している。
また、上述した実施例ではコンデンサを形成する誘電体
として金属配線を通すための穴をあけた板状の構造のも
のを用いたが、コンデンサを金属配線部分に形成するこ
とを避け、例えば周囲をめぐるような構造としても良い
。第９図はこのような例であり、第１０図は誘電体（１
１）の構造を示す平面図である。まだ、第１１図は、こ
のような構造で２本の直流電位ビン（２ａ） 、 （２
ａ’ ）がある場合に２個のコンデンサを形成した例を
示し、第１２図に示すように、途中で２つに分離した誘
電体（１１） 、 （ｕ’ ）を用いている。なお、こ
の場合も接地電位金属電極（１０）は共通に用いている
。
として金属配線を通すための穴をあけた板状の構造のも
のを用いたが、コンデンサを金属配線部分に形成するこ
とを避け、例えば周囲をめぐるような構造としても良い
。第９図はこのような例であり、第１０図は誘電体（１
１）の構造を示す平面図である。まだ、第１１図は、こ
のような構造で２本の直流電位ビン（２ａ） 、 （２
ａ’ ）がある場合に２個のコンデンサを形成した例を
示し、第１２図に示すように、途中で２つに分離した誘
電体（１１） 、 （ｕ’ ）を用いている。なお、こ
の場合も接地電位金属電極（１０）は共通に用いている
。
更に、−ト述した実施例においてはコンデンサを多層セ
ラミック基板ｆｉ＋の内部に組み込んだ場合についての
み説明したが、この発明はこれに限定されるものではな
く、コンデンサは基板の表面上に形成しても良い。第１
３図はこの例であり、基板（１）の表面上に金属電極（
１０） 、誘電体（Ｕ） 、金属電ｉｆ （１２）を積
層してなるコンデンサを設け、その上にランド（３）を
形成して半導体素子（４）の突起電極（５）を接続しで
ある。なお、ランド（３）とコンデンサの上部金属電極
（１２）との短絡を防ぐだめの絶縁層（１７）および金
属配線（１０）を通すだめの貫通孔をあけだ円筒形のセ
ラミック片（１８）が設けである。
ラミック基板ｆｉ＋の内部に組み込んだ場合についての
み説明したが、この発明はこれに限定されるものではな
く、コンデンサは基板の表面上に形成しても良い。第１
３図はこの例であり、基板（１）の表面上に金属電極（
１０） 、誘電体（Ｕ） 、金属電ｉｆ （１２）を積
層してなるコンデンサを設け、その上にランド（３）を
形成して半導体素子（４）の突起電極（５）を接続しで
ある。なお、ランド（３）とコンデンサの上部金属電極
（１２）との短絡を防ぐだめの絶縁層（１７）および金
属配線（１０）を通すだめの貫通孔をあけだ円筒形のセ
ラミック片（１８）が設けである。
なお、上述した実施例においては基板（１１に１個の半
導体素子（４）を載置した場合についてのみ説明しだが
、この考案はこれに限定されるものではなく、同一基板
上に複数個の半導体素子を接続固定しても良いことは勿
論である。また、半導体素子はダイナミックＲＡＭに限
らず、スタティックＲＡＭ。
導体素子（４）を載置した場合についてのみ説明しだが
、この考案はこれに限定されるものではなく、同一基板
上に複数個の半導体素子を接続固定しても良いことは勿
論である。また、半導体素子はダイナミックＲＡＭに限
らず、スタティックＲＡＭ。
ＲＯＭ 、ゲートアレー等の場合に適用しても同様の効
果を得ることができる。
果を得ることができる。
以上説明したように、この発明によれば、フリップチッ
プの基板内部もしくはその表面上にコンデンサを形成し
たため、直流電位ビンと接地布５位ピンとの間のデカッ
プリングコンデンサを外付けする必要がなく、製造コス
トを低減できると共に、ボード上での実装密度を上げる
というフリップチップの利点を十分に活かすことができ
るという効果を有する。
プの基板内部もしくはその表面上にコンデンサを形成し
たため、直流電位ビンと接地布５位ピンとの間のデカッ
プリングコンデンサを外付けする必要がなく、製造コス
トを低減できると共に、ボード上での実装密度を上げる
というフリップチップの利点を十分に活かすことができ
るという効果を有する。
第１図はこの発明の一実施例を示す斜視図、第２図は同
じく断面図、第３図は誘電体の構造を示す平面図、第４
図〜第６図は誘電体の大部分の構造を示す詳細図、第７
図はコンデンサの他の構成例を示す図、第８図はこの発
明の他の実施例を示す断面図、第９図はこの発明の更に
他の実施例を示す断面図、第１Ｏ図は誘電体の構造を示
す平面図、第１１図はこの発明の他の実施例を示す断面
図、第１２図は誘電体の構造を示す平面図、第１３図は
この発明の更に他の実施例を示す断面図である。 ＋１１＠−・・多層セラミック基板、（４）・・・−半
導体素子、１５）・・・・突起電極、（１０）、（１２
）、（１２’ ）・・・・コンデンサを形成する金属電
極、（１１） 。 （１１′）・・・−コンデンサを形成する誘電体。 代理人 葛 野 信 − 第１図 ２ 第２図 第３図 臨４図 第５図 縞６図 １− ｕ Ｌ Ｊ第７
図 ２ 第８図 簿９図 第１０図 １Ｘ１１図 ２ 観１２図 ｗ４１３図
じく断面図、第３図は誘電体の構造を示す平面図、第４
図〜第６図は誘電体の大部分の構造を示す詳細図、第７
図はコンデンサの他の構成例を示す図、第８図はこの発
明の他の実施例を示す断面図、第９図はこの発明の更に
他の実施例を示す断面図、第１Ｏ図は誘電体の構造を示
す平面図、第１１図はこの発明の他の実施例を示す断面
図、第１２図は誘電体の構造を示す平面図、第１３図は
この発明の更に他の実施例を示す断面図である。 ＋１１＠−・・多層セラミック基板、（４）・・・−半
導体素子、１５）・・・・突起電極、（１０）、（１２
）、（１２’ ）・・・・コンデンサを形成する金属電
極、（１１） 。 （１１′）・・・−コンデンサを形成する誘電体。 代理人 葛 野 信 − 第１図 ２ 第２図 第３図 臨４図 第５図 縞６図 １− ｕ Ｌ Ｊ第７
図 ２ 第８図 簿９図 第１０図 １Ｘ１１図 ２ 観１２図 ｗ４１３図
Claims (2)
- （１）絶縁基板と、この絶縁基板上に突起電極を介して
接続固定した半導体素子とを備えた半導体装置において
、絶縁基板の内部もしくは表面上の少なくとも一方に少
なくとも１個のデカップリング用コンデンサを設けたこ
とを特徴とする半導体装置。 - （２）絶縁基板は、多層セラミック基板からなることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11504582A JPS595654A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11504582A JPS595654A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS595654A true JPS595654A (ja) | 1984-01-12 |
Family
ID=14652818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11504582A Pending JPS595654A (ja) | 1982-06-30 | 1982-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595654A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170057A (ja) * | 1985-01-24 | 1986-07-31 | Seiko Epson Corp | 縦型キヤパシタ− |
| EP0359513A2 (en) * | 1988-09-14 | 1990-03-21 | Hitachi, Ltd. | Semiconductor chip carrier and method of making it |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
| US5177670A (en) * | 1991-02-08 | 1993-01-05 | Hitachi, Ltd. | Capacitor-carrying semiconductor module |
| US5404265A (en) * | 1992-08-28 | 1995-04-04 | Fujitsu Limited | Interconnect capacitors |
| WO2002003421A3 (en) * | 2000-06-30 | 2002-03-14 | Intel Corp | Semiconductor chip package with embedded capacitors |
-
1982
- 1982-06-30 JP JP11504582A patent/JPS595654A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61170057A (ja) * | 1985-01-24 | 1986-07-31 | Seiko Epson Corp | 縦型キヤパシタ− |
| US4945399A (en) * | 1986-09-30 | 1990-07-31 | International Business Machines Corporation | Electronic package with integrated distributed decoupling capacitors |
| EP0359513A2 (en) * | 1988-09-14 | 1990-03-21 | Hitachi, Ltd. | Semiconductor chip carrier and method of making it |
| US5027253A (en) * | 1990-04-09 | 1991-06-25 | Ibm Corporation | Printed circuit boards and cards having buried thin film capacitors and processing techniques for fabricating said boards and cards |
| US5177670A (en) * | 1991-02-08 | 1993-01-05 | Hitachi, Ltd. | Capacitor-carrying semiconductor module |
| US5404265A (en) * | 1992-08-28 | 1995-04-04 | Fujitsu Limited | Interconnect capacitors |
| WO2002003421A3 (en) * | 2000-06-30 | 2002-03-14 | Intel Corp | Semiconductor chip package with embedded capacitors |
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