JPS5953949A - パトロ−ル方式 - Google Patents
パトロ−ル方式Info
- Publication number
- JPS5953949A JPS5953949A JP57163669A JP16366982A JPS5953949A JP S5953949 A JPS5953949 A JP S5953949A JP 57163669 A JP57163669 A JP 57163669A JP 16366982 A JP16366982 A JP 16366982A JP S5953949 A JPS5953949 A JP S5953949A
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- JP
- Japan
- Prior art keywords
- ecc
- circuit
- patrol
- signal
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、主記憶装置のソフトエラーを救済するパトロ
ール可能に関し、特にパトロール機能を有しない計算機
システムにおいてそのハート、ファーム構成を変更せず
にパトロール可能とするものである。
ール可能に関し、特にパトロール機能を有しない計算機
システムにおいてそのハート、ファーム構成を変更せず
にパトロール可能とするものである。
技術の背景
小型計算機の主記憶装置も大官■化する傾向にあり、既
設計算機もこの傾向に合わせようとするとメモリの増設
が必要になる。そして高集積、大容量のメモリーを使用
した主記憶の制御装置（ＭＥＭ）を中央処理装置（ＣＰ
Ｕ）に接続すると、主記憶に対するパトロールの必要
性が生してくる。
設計算機もこの傾向に合わせようとするとメモリの増設
が必要になる。そして高集積、大容量のメモリーを使用
した主記憶の制御装置（ＭＥＭ）を中央処理装置（ＣＰ
Ｕ）に接続すると、主記憶に対するパトロールの必要
性が生してくる。
これは記憶素子の集積度が上がるにつれてパンケージ材
料その他から放射されるα線に対する感度が高まり、こ
の影響でビット１がＯに反転したり、ビットＯが１に反
転したりするソフトエラーが生じやすくなるからである
。通常のパトロール方式は定期的に（例えば３．３ ｍ
ｓに１回）主記憶装置から全ビットを読出し、ビット
誤りがあればそれを訂正して再書込みすることによっ−
ζ上述したソフトエラーを救済する。大型計算機システ
ムで予めパトロールに必要なハードウェア等が設けられ
ている。
料その他から放射されるα線に対する感度が高まり、こ
の影響でビット１がＯに反転したり、ビットＯが１に反
転したりするソフトエラーが生じやすくなるからである
。通常のパトロール方式は定期的に（例えば３．３ ｍ
ｓに１回）主記憶装置から全ビットを読出し、ビット
誤りがあればそれを訂正して再書込みすることによっ−
ζ上述したソフトエラーを救済する。大型計算機システ
ムで予めパトロールに必要なハードウェア等が設けられ
ている。
従来技術と問題点
ところが、在来の小型計算機の主記憶装置は４゜１６に
ピント程度のメモリ素子（チップ）を用いているので、
パトロール機能は設＆、ｌられていない。
ピント程度のメモリ素子（チップ）を用いているので、
パトロール機能は設＆、ｌられていない。
従って主記憶装置の容量を大容量化するためメモリ素子
を４．１６にヒツトから６４にビットに交換するとどの
ようにしてパトロールを行うかが問題となる。大型計算
機と同じパトロール機能を実現しようとすれば、ＣＰＵ
側に新規の制御用命令やレジスフを追加したり、そのデ
コード信号を主記憶制御装置ＭＰ、Ｍに送出するため制
御線を追加したりインターフェースを変更したりする必
要が生ずる。
を４．１６にヒツトから６４にビットに交換するとどの
ようにしてパトロールを行うかが問題となる。大型計算
機と同じパトロール機能を実現しようとすれば、ＣＰＵ
側に新規の制御用命令やレジスフを追加したり、そのデ
コード信号を主記憶制御装置ＭＰ、Ｍに送出するため制
御線を追加したりインターフェースを変更したりする必
要が生ずる。
発明の目的
本発明は、制御線の追加などつまりタグ制御でなしにデ
ータ線制御によってパトロールを行おうとするものであ
る。即ぢ主記憶制御装置ＭＥＭへの書き込み情報とＭＥ
Ｍ診断用信号を利用し、ＣＰＵのハードウェアを変更せ
ずにソフトエラーの救済を行なおうとするものである。
ータ線制御によってパトロールを行おうとするものであ
る。即ぢ主記憶制御装置ＭＥＭへの書き込み情報とＭＥ
Ｍ診断用信号を利用し、ＣＰＵのハードウェアを変更せ
ずにソフトエラーの救済を行なおうとするものである。
発明の構成
本発明は、中央処理装置、主記憶制御装置および主記憶
装置からなり、該主記憶制御装置かＥＣＣ回路と制御回
路によるピッ１−エラー修正および該修正機能の診断機
能を備えた計算機システムのパトロール方式において、
パトロール時には該中実装置からのライトデータの一部
をパトロール制御用に使用し、該パトロール制御用のヒ
ツトで該制御回路を制御して主記憶装置から読出されＥ
ＣＣ回路でチェック、修正された続出しデータおよびＥ
ＣＣコードを書込みデータ及びＥＣＣコードとして該主
記憶装置へ再書込みすることを特徴とするが、以下図示
の実施例を参照しながらこれを詳細に説明する。
装置からなり、該主記憶制御装置かＥＣＣ回路と制御回
路によるピッ１−エラー修正および該修正機能の診断機
能を備えた計算機システムのパトロール方式において、
パトロール時には該中実装置からのライトデータの一部
をパトロール制御用に使用し、該パトロール制御用のヒ
ツトで該制御回路を制御して主記憶装置から読出されＥ
ＣＣ回路でチェック、修正された続出しデータおよびＥ
ＣＣコードを書込みデータ及びＥＣＣコードとして該主
記憶装置へ再書込みすることを特徴とするが、以下図示
の実施例を参照しながらこれを詳細に説明する。
発明の実施例
第１図は計算機の概略構成で、１ば中央処理装置（ＣＰ
Ｕ） 、２は主記憶制御装置（ＭＥＭ） 、３は主記憶
素子である。第２図は本発明の一実施例を示す図で、Ｍ
ＥＭ２内のＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎ
ｇ Ｃｈｅｃｋ ）機能を中心としたブロック図であ
る。２１はＬＳｉ化されたＥＣＣ回路、２２はパトロー
ル制御回路である。ＥＣＣ回路２１はメモリリート時に
主記憶素子３からの４バイト幅のメモリリート−データ
ＭＲＤＯＯ〜３１と７ビソトのＥＣＣコードＥ ＣＣＲ
を供給され、該リードデータのビット娯りをＥＣＣコー
ドＥ ＣＣＲでヂエックし、誤りがあればそれを訂正し
て４バイト幅のリードデータＲＤＯＯ−３１をＣＰＵ
ｌに送出し、ＦＣＣ出力００−３１． Ｅｃｃをメモ
リへ再書き込みする。ライト時にはＣＰＵＩからの４ハ
イド幅のライトデータＷＤＯＯ−３１を受けてＥＣＣコ
ードを発生し、これらをパトロール制御回路２２に与え
てそこからメモリリートデークＭＷＤ ００−３１およ
びＥＣＣコードＥＣＣｗとして主記憶素子３に書込む。
Ｕ） 、２は主記憶制御装置（ＭＥＭ） 、３は主記憶
素子である。第２図は本発明の一実施例を示す図で、Ｍ
ＥＭ２内のＥ ＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎ
ｇ Ｃｈｅｃｋ ）機能を中心としたブロック図であ
る。２１はＬＳｉ化されたＥＣＣ回路、２２はパトロー
ル制御回路である。ＥＣＣ回路２１はメモリリート時に
主記憶素子３からの４バイト幅のメモリリート−データ
ＭＲＤＯＯ〜３１と７ビソトのＥＣＣコードＥ ＣＣＲ
を供給され、該リードデータのビット娯りをＥＣＣコー
ドＥ ＣＣＲでヂエックし、誤りがあればそれを訂正し
て４バイト幅のリードデータＲＤＯＯ−３１をＣＰＵ
ｌに送出し、ＦＣＣ出力００−３１． Ｅｃｃをメモ
リへ再書き込みする。ライト時にはＣＰＵＩからの４ハ
イド幅のライトデータＷＤＯＯ−３１を受けてＥＣＣコ
ードを発生し、これらをパトロール制御回路２２に与え
てそこからメモリリートデークＭＷＤ ００−３１およ
びＥＣＣコードＥＣＣｗとして主記憶素子３に書込む。
パトロール制御回路２２はＥＣＣ回路２１の訂正機能の
診断用に設けられている回路で、診断モードの際にＥＣ
Ｃコードを擬似的に誤らせるための診断用信号ＣＨＷ
（Ｃｈｅｃｋ Ｗｒｉｔｅ ）を入力する制御線がＣＦ
）Ｕ １との間に敷設されている。診断時には主記憶素
子３からデータＭＲＤＯ，０−３１とＥＣＣｒｔが読み
出され、ＥＣＣ回路２■はリード時と同様に誤りがあれ
ば訂正して新しいリートデータ００−３１とＥＣＣコー
ドを発生ずる。制御回路２２に診断用信号ＣＨＷが与え
られるとＥＣＣｗはＥＣＣ回路２Ｉの出力でなくＣＰＵ
よりのライトデータの一部ＷＤ２５−３１に置き換えら
れる。このＷＤ２５−３１は故意に誤らせたＥＣＣコー
ドであって、これがリートデータＯ〇−３１と共に再書
き込みされる。診断モードでは次に令書込んだデータの
読み出しが行なわれ、ＥＣＣ回路２１はそれをチェック
する。結果は当然エラーとなるべきであるから、ＥＣＣ
回路２■が確実にエラー検出し自動訂正できるか否かを
ＣＰ、ＵＩがチェックする。
診断用に設けられている回路で、診断モードの際にＥＣ
Ｃコードを擬似的に誤らせるための診断用信号ＣＨＷ
（Ｃｈｅｃｋ Ｗｒｉｔｅ ）を入力する制御線がＣＦ
）Ｕ １との間に敷設されている。診断時には主記憶素
子３からデータＭＲＤＯ，０−３１とＥＣＣｒｔが読み
出され、ＥＣＣ回路２■はリード時と同様に誤りがあれ
ば訂正して新しいリートデータ００−３１とＥＣＣコー
ドを発生ずる。制御回路２２に診断用信号ＣＨＷが与え
られるとＥＣＣｗはＥＣＣ回路２Ｉの出力でなくＣＰＵ
よりのライトデータの一部ＷＤ２５−３１に置き換えら
れる。このＷＤ２５−３１は故意に誤らせたＥＣＣコー
ドであって、これがリートデータＯ〇−３１と共に再書
き込みされる。診断モードでは次に令書込んだデータの
読み出しが行なわれ、ＥＣＣ回路２１はそれをチェック
する。結果は当然エラーとなるべきであるから、ＥＣＣ
回路２■が確実にエラー検出し自動訂正できるか否かを
ＣＰ、ＵＩがチェックする。
本発明は、診断時の前述の機能を利用してバ１−ロール
を行なう。即ち診断モードではメモリから読出しが行な
われ、ビットエラーがあればＥＣＣにより修正され、そ
のリートデータとＣＰＵが与えた誤ったＥＣＣコードが
書込まれ、一方パトロールで必要なことはメモリから読
出し、ヒツトエラーがあればＥＣＣで修正し、正しいリ
ードデータとＦＣＣを再書込みすることであるから、両
者で異なるのはＥＣＣの扱いだけである。即ちパトロー
ルではＥＣＣの扱いをライトモードと同じにすればよい
。本発明ではこの変更または復帰を、新たに制御線を追
加することなく、ＣＰＵＩよりのライトデータの任意ビ
ット（ＷＤ２５−３１以外）で行なう。即ち診断モード
で該任意ビット（ＷＤコン１−ロールビット）ＷＤｉが
例エバ“１”であるとパトロール制御回路２２はＣＰＵ
ＩよりのＥＣＣデータ（ＷＤ２５−３１）とＥＣＣ回路
２１にて発生されるＥＣＣとを切り換えて、リードデー
タＭＲＤＯＯ−３１と共に該ＥＣＣを再書込みし、パト
ロール機能を実行するものである。
を行なう。即ち診断モードではメモリから読出しが行な
われ、ビットエラーがあればＥＣＣにより修正され、そ
のリートデータとＣＰＵが与えた誤ったＥＣＣコードが
書込まれ、一方パトロールで必要なことはメモリから読
出し、ヒツトエラーがあればＥＣＣで修正し、正しいリ
ードデータとＦＣＣを再書込みすることであるから、両
者で異なるのはＥＣＣの扱いだけである。即ちパトロー
ルではＥＣＣの扱いをライトモードと同じにすればよい
。本発明ではこの変更または復帰を、新たに制御線を追
加することなく、ＣＰＵＩよりのライトデータの任意ビ
ット（ＷＤ２５−３１以外）で行なう。即ち診断モード
で該任意ビット（ＷＤコン１−ロールビット）ＷＤｉが
例エバ“１”であるとパトロール制御回路２２はＣＰＵ
ＩよりのＥＣＣデータ（ＷＤ２５−３１）とＥＣＣ回路
２１にて発生されるＥＣＣとを切り換えて、リードデー
タＭＲＤＯＯ−３１と共に該ＥＣＣを再書込みし、パト
ロール機能を実行するものである。
制御回路２２にはアントゲ−Ｉ−Ａ＋とオアゲートＯＲ
によりＥＣＣ回路２１からのＥＣＣコートを通ず経路と
、アンドゲートＡ２とオアゲー１−ＯＲによりＣＰＵか
らのＷＤ２５−３１を通す経路があり、これらが診断用
信号ＣＨＷとＷＤｉで切替えられる。信号ＣＨＷがＯで
あればＥＣＣｗばＥＣＣ回路２１の出力となるが、ＣＨ
Ｗ＝１．ＷＤｉ＝ＱとなればＥＣＣｗはＷＤ２５−３］
になる。これに対しパトロールモートになるとＣＨＷ
＝１、ＷＤｉ＝１でライトモー１・と同し状態に戻され
、Ａ１開、Ａ２閉となる。
によりＥＣＣ回路２１からのＥＣＣコートを通ず経路と
、アンドゲートＡ２とオアゲー１−ＯＲによりＣＰＵか
らのＷＤ２５−３１を通す経路があり、これらが診断用
信号ＣＨＷとＷＤｉで切替えられる。信号ＣＨＷがＯで
あればＥＣＣｗばＥＣＣ回路２１の出力となるが、ＣＨ
Ｗ＝１．ＷＤｉ＝ＱとなればＥＣＣｗはＷＤ２５−３］
になる。これに対しパトロールモートになるとＣＨＷ
＝１、ＷＤｉ＝１でライトモー１・と同し状態に戻され
、Ａ１開、Ａ２閉となる。
第３図はメモリリードライト状況を説明する図で、診断
時にはメモリ素子から続出したデータＭＲＤが該メモリ
素子への書込めデータＭＷＤとなり、該メモリ素子から
読出ノされた＋Ｅ ＣＣコートＥＣＣ，ＬはＣＨＷ＝
１により不使用、排棄となり、代ってＣＰＵからの書込
みデータＷＤ中の第２５〜３１ビツトがＥＣＣコードと
してメモリ素子に書込まれる。これに対してパトロール
時にはＭＲＤはＭＷＤとなり、ＥＣＣＲかＥＣＣｗとな
る。
時にはメモリ素子から続出したデータＭＲＤが該メモリ
素子への書込めデータＭＷＤとなり、該メモリ素子から
読出ノされた＋Ｅ ＣＣコートＥＣＣ，ＬはＣＨＷ＝
１により不使用、排棄となり、代ってＣＰＵからの書込
みデータＷＤ中の第２５〜３１ビツトがＥＣＣコードと
してメモリ素子に書込まれる。これに対してパトロール
時にはＭＲＤはＭＷＤとなり、ＥＣＣＲかＥＣＣｗとな
る。
これはＷＤｉとＣＨＷによるゲート制御で行なわれる。
発明の効果
以上述べたように本発明によれば、ＣＰＵのハードウェ
ア等を変更せずにパトロールを行い、ソフトエラーを救
済できる利点が得られ、メモリ増設時などに採用して有
効である。
ア等を変更せずにパトロールを行い、ソフトエラーを救
済できる利点が得られ、メモリ増設時などに採用して有
効である。
第１図は計算機システムの概略図、第２図および第３図
は本発明の一実施例を示すブロック図および動作説明図
である。 図中、１は中央処理装置、２は主記憶制御装置、３は主
記憶素子、２１はＥＣＣ回路、２２はパトロール制御回
路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ２６
は本発明の一実施例を示すブロック図および動作説明図
である。 図中、１は中央処理装置、２は主記憶制御装置、３は主
記憶素子、２１はＥＣＣ回路、２２はパトロール制御回
路である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔 ２６
Claims (1)
- 中央処理装置、主記憶制御装置および主記憶装置からな
り、該主記憶制御装置がＥＣＣ回路と制御回路によるビ
ットエラー修正および該修正機能の診断機能を備えた計
算機システムのパトロール方式において、パトロール時
には該中実装置からのライトデータの一部をパトロール
制御用に使用し、該ハトロール制御用のビットで該制御
回路を制御して主記憶装置から読出されＥＣＣ回路でチ
ェック、修正された読出しデータおよびＥＣＣコードを
書込みデータ及びＥＣＣコードとして該主記憶装置へ再
書込みすることを特徴とするパトロール方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163669A JPS5953949A (ja) | 1982-09-20 | 1982-09-20 | パトロ−ル方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57163669A JPS5953949A (ja) | 1982-09-20 | 1982-09-20 | パトロ−ル方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5953949A true JPS5953949A (ja) | 1984-03-28 |
| JPS6325380B2 JPS6325380B2 (ja) | 1988-05-25 |
Family
ID=15778336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57163669A Granted JPS5953949A (ja) | 1982-09-20 | 1982-09-20 | パトロ−ル方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953949A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60155776A (ja) * | 1984-01-23 | 1985-08-15 | ヘキスト合成株式会社 | カチオン性非蓄積型洗濯糊 |
-
1982
- 1982-09-20 JP JP57163669A patent/JPS5953949A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60155776A (ja) * | 1984-01-23 | 1985-08-15 | ヘキスト合成株式会社 | カチオン性非蓄積型洗濯糊 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6325380B2 (ja) | 1988-05-25 |
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