JPS5952334A - Dma転送方式 - Google Patents
Dma転送方式Info
- Publication number
- JPS5952334A JPS5952334A JP57161934A JP16193482A JPS5952334A JP S5952334 A JPS5952334 A JP S5952334A JP 57161934 A JP57161934 A JP 57161934A JP 16193482 A JP16193482 A JP 16193482A JP S5952334 A JPS5952334 A JP S5952334A
- Authority
- JP
- Japan
- Prior art keywords
- transfer
- register
- address
- data
- dma
- Prior art date
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- Granted
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
゛本発明は、ディジタル情報処理システムにおけるDM
A転送方式に関するものである。
A転送方式に関するものである。
ディジタル計算機システム等のディジタル情報処理シス
テムにおいて、CPUの負担を軽減すると共にデータ転
送の高速化を図るため、I)HA転送方式が汎用されて
いる。従来のDMA転送方式は、第1図示のように、D
MA転送装置1、cpv2、主メモリ6及び入出力装置
4゛がバス5を介して接続されておシ、入出力装置4か
らの要求に応じて、これと主メモリ3との間でデータの
ブロック転送を行なう。DMA転送装置1は、バス5の
制御やcpv2に対する割込み等を行なう制御部11、
主メモリ3又は入出力装置4のアドレスをソース(転送
元)アドレスとして保持するアドレスレジスタ12、同
様のアドレスをディスティネーション(転送先)アドレ
スとして保持するアドレスレジスタ13、転送データを
一時蓄積するデータバッファ14及びアドレス発生や転
送語数のカウントに用いるカウンタ15から構成されて
いる。動作の概略は、まず入出力装置4からのI)HA
転送要求を受付けたcpv 2の指令によシ、制御部1
1がバス5の専有槽を得、アドレスレジスタ12,13
からバス5のアドレス線にアドレスを出力させ、主メモ
リ3や入出力装置4に対するリード/ライト信号を発生
させてデータバッファ14への転送データの読込みやデ
ータバッファ14からの書込みを行なう。
テムにおいて、CPUの負担を軽減すると共にデータ転
送の高速化を図るため、I)HA転送方式が汎用されて
いる。従来のDMA転送方式は、第1図示のように、D
MA転送装置1、cpv2、主メモリ6及び入出力装置
4゛がバス5を介して接続されておシ、入出力装置4か
らの要求に応じて、これと主メモリ3との間でデータの
ブロック転送を行なう。DMA転送装置1は、バス5の
制御やcpv2に対する割込み等を行なう制御部11、
主メモリ3又は入出力装置4のアドレスをソース(転送
元)アドレスとして保持するアドレスレジスタ12、同
様のアドレスをディスティネーション(転送先)アドレ
スとして保持するアドレスレジスタ13、転送データを
一時蓄積するデータバッファ14及びアドレス発生や転
送語数のカウントに用いるカウンタ15から構成されて
いる。動作の概略は、まず入出力装置4からのI)HA
転送要求を受付けたcpv 2の指令によシ、制御部1
1がバス5の専有槽を得、アドレスレジスタ12,13
からバス5のアドレス線にアドレスを出力させ、主メモ
リ3や入出力装置4に対するリード/ライト信号を発生
させてデータバッファ14への転送データの読込みやデ
ータバッファ14からの書込みを行なう。
このような従来方式においては、アドレスレジスタ12
.13のアドレスはカウンタ15によって1ステツプず
つ連続的に増減される構成となっておシ、このためデー
タのブロック転送を連続的なアドレス領域についてしか
行なうことができないという問題がある。また転送方向
は初期設定により固定される構成であるため、転送デー
タの種類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
.13のアドレスはカウンタ15によって1ステツプず
つ連続的に増減される構成となっておシ、このためデー
タのブロック転送を連続的なアドレス領域についてしか
行なうことができないという問題がある。また転送方向
は初期設定により固定される構成であるため、転送デー
タの種類等に応じてその転送方向を柔軟に切替えること
ができないという問題がある。
本発明は上記従来方式の問題点に鑑みてなされたもので
アシ、その目的は、不連続的なアドレス領域間の転送や
、最小限1語単位の転送方向の切替等柔軟力転送制御を
、簡易なノー−ドウエア構成で実現することができるD
MA転送方式を提供することにある。
アシ、その目的は、不連続的なアドレス領域間の転送や
、最小限1語単位の転送方向の切替等柔軟力転送制御を
、簡易なノー−ドウエア構成で実現することができるD
MA転送方式を提供することにある。
以下本発明の詳細を実施例に基づいて説明する。
第2図は本発明の一実施例に使用するI)HA転送(3
) 装置20の構成の一例を示すブロック図である。
) 装置20の構成の一例を示すブロック図である。
521は異種転送動作を記述する複数の転送プログラム
を格納するマイクロプログラムROM(μp−RoM)
、22はμP−ROM21 のプログラムを実行してバ
ス制御信号、リード/ライト信号、当該DMA転送装置
内の他の構成要素に対する各種の制御信号等を発生する
パイプライン・レジスタ(PLR)、23,24はパイ
プライン・レジスタ22の制御に基づきアドレスの増減
やアドレス信号のバス5への送出を行なうアドレスレジ
スタ(ADR)、25は転送データを一時蓄積するデー
タバッファ(DB)、26ハμP・ROM21内の異種
プログラムの先頭アドレスを保持するモード指定レジス
タ(ME) 、27は1ビツトごとに最小限1語の転送
制御を指定する転送指定ビット列を保持するビット列レ
ジスタ(BR)である。なお、パイプライン・レジスタ
22は、上述したバス制御等の制御信号の他に、マイク
ロプログラムのネクスト・ステップの参照アドレスをμ
P・ROM21 にフィードバックし、このフィードバ
ックされたアドレスとモードレジスタ26.ビット列(
4) レジスタ27.バス5からの信号の組合せによシ、ネク
スト・ステップの実効アドレスが決定される。
を格納するマイクロプログラムROM(μp−RoM)
、22はμP−ROM21 のプログラムを実行してバ
ス制御信号、リード/ライト信号、当該DMA転送装置
内の他の構成要素に対する各種の制御信号等を発生する
パイプライン・レジスタ(PLR)、23,24はパイ
プライン・レジスタ22の制御に基づきアドレスの増減
やアドレス信号のバス5への送出を行なうアドレスレジ
スタ(ADR)、25は転送データを一時蓄積するデー
タバッファ(DB)、26ハμP・ROM21内の異種
プログラムの先頭アドレスを保持するモード指定レジス
タ(ME) 、27は1ビツトごとに最小限1語の転送
制御を指定する転送指定ビット列を保持するビット列レ
ジスタ(BR)である。なお、パイプライン・レジスタ
22は、上述したバス制御等の制御信号の他に、マイク
ロプログラムのネクスト・ステップの参照アドレスをμ
P・ROM21 にフィードバックし、このフィードバ
ックされたアドレスとモードレジスタ26.ビット列(
4) レジスタ27.バス5からの信号の組合せによシ、ネク
スト・ステップの実効アドレスが決定される。
上記DMA転送装置20は、バス5を介してモード指定
レジスタ26とビット列レジスタ27にそれぞれ対応の
伊号を受信することによって些動される。モード指定レ
ジスタ26にセットされた信号はμP、−ROM21内
に格納されている各種のDMA動作を記述するプログラ
ムの先頭アドレスを指定する。
レジスタ26とビット列レジスタ27にそれぞれ対応の
伊号を受信することによって些動される。モード指定レ
ジスタ26にセットされた信号はμP、−ROM21内
に格納されている各種のDMA動作を記述するプログラ
ムの先頭アドレスを指定する。
いま第3図示のように第1の記憶領域Aと第2の記憶領
域Bとの間で最小限1語単位で転送方向を切替えること
ができる第1の転送モードが指定されたものとする。こ
のとき、モード指定レジスタ26には第1の転送モード
を記述する第1のプログラムの先頭アドレスを示すモー
ド指定情報がセットされ、またビット列レジスタ27に
は第3図示のような転送指定ビット列(b%)= (0
,1,1,,0゜1.1.・・・)がセットされる。さ
らに、アドレスレジスタ23 、24のそれぞれには従
来例と同様に記憶領域Aの先頭アドレスA1 と記憶領
域Bの先頭アドレスB1がそれぞれセットされる。第1
のプログラムを開始したμp−xox21とパイプライ
ン・レジスタ22は、まずビット列レジスタ27から第
1ビツトを読込み、これが″0″であることを識別する
と、アドレスレジスタ23にセットされているアドレス
A1をバス5のアドレス線上に送出させリード信号をバ
ス5の制御線上に送出し、記憶領域Aの先頭アドレスA
1のデータをデータバッファ25に読込み、アドレスレ
ジスタ23の内容を1だけインクリメントする。次にア
ドレスレジスタ24にセットされている記憶領域Bの先
頭アドレスB1をバス5のアドレス線上に送出させ、ラ
イト信号を送出し1、記憶領域Bの先頭アドレスB1ヘ
データバツファ25のデータを書込み、アドレスレジス
タ24の内容を1だけインクリメントする。これと並行
してビット列レジスタ27にシフト信号BR5が送出さ
れ、第2ビツトが読込まれる3このようにして最初の1
語の転送が完了する。
域Bとの間で最小限1語単位で転送方向を切替えること
ができる第1の転送モードが指定されたものとする。こ
のとき、モード指定レジスタ26には第1の転送モード
を記述する第1のプログラムの先頭アドレスを示すモー
ド指定情報がセットされ、またビット列レジスタ27に
は第3図示のような転送指定ビット列(b%)= (0
,1,1,,0゜1.1.・・・)がセットされる。さ
らに、アドレスレジスタ23 、24のそれぞれには従
来例と同様に記憶領域Aの先頭アドレスA1 と記憶領
域Bの先頭アドレスB1がそれぞれセットされる。第1
のプログラムを開始したμp−xox21とパイプライ
ン・レジスタ22は、まずビット列レジスタ27から第
1ビツトを読込み、これが″0″であることを識別する
と、アドレスレジスタ23にセットされているアドレス
A1をバス5のアドレス線上に送出させリード信号をバ
ス5の制御線上に送出し、記憶領域Aの先頭アドレスA
1のデータをデータバッファ25に読込み、アドレスレ
ジスタ23の内容を1だけインクリメントする。次にア
ドレスレジスタ24にセットされている記憶領域Bの先
頭アドレスB1をバス5のアドレス線上に送出させ、ラ
イト信号を送出し1、記憶領域Bの先頭アドレスB1ヘ
データバツファ25のデータを書込み、アドレスレジス
タ24の内容を1だけインクリメントする。これと並行
してビット列レジスタ27にシフト信号BR5が送出さ
れ、第2ビツトが読込まれる3このようにして最初の1
語の転送が完了する。
次の1語の転送に際して、ビット列レジスタ27から読
込まれた第2ビツトが“1″であることが識別されると
、今度はアドレスレジスタ23ではなくアドレスレジス
タ24にセットされているアドレスB2とリード信号が
バス5上に送出され、記憶領域BからアドレスB2のデ
ータがデータバッファ25に読込まれる。次にアドレス
レジスタ23にセットされている記憶領域Aのアドレス
A2とライト信号がバス5上に送出され、データバッフ
ァ25のデータが記憶領域AのアドレスA2に書込まれ
る。
込まれた第2ビツトが“1″であることが識別されると
、今度はアドレスレジスタ23ではなくアドレスレジス
タ24にセットされているアドレスB2とリード信号が
バス5上に送出され、記憶領域BからアドレスB2のデ
ータがデータバッファ25に読込まれる。次にアドレス
レジスタ23にセットされている記憶領域Aのアドレス
A2とライト信号がバス5上に送出され、データバッフ
ァ25のデータが記憶領域AのアドレスA2に書込まれ
る。
このように、第1のプログラムにおいては、ビット列レ
ジスタ27からシフトアウトされたビットb%が″0#
であるか″1#であるかに応じて、交互に繰返えされる
リード状態とライト状態において次のような動作が行な
われる。
ジスタ27からシフトアウトされたビットb%が″0#
であるか″1#であるかに応じて、交互に繰返えされる
リード状態とライト状態において次のような動作が行な
われる。
b%が10”のとき;リード状態でアドレスレジスタ2
3が選択され、ライト状態でアドレスレジスタ24が選
択される。
3が選択され、ライト状態でアドレスレジスタ24が選
択される。
b%が11#のとき;リード状態でアドレスレジスタ2
4が選択され、ライト状態でアドレスレジスタ23が選
択される。
4が選択され、ライト状態でアドレスレジスタ23が選
択される。
(7)
なお選択されたアドレスレジスタ23 、24のいずれ
についてもインクリメントが行なわれ、第3図示のよう
に最小限1語ごとの転送方向の切替えが行なわれる。
についてもインクリメントが行なわれ、第3図示のよう
に最小限1語ごとの転送方向の切替えが行なわれる。
第4図は第3図示の転送を説明するタイミング・チャー
トであり、CLKはクロック信号、BH3はビット列レ
ジスタ27へのシフト信号、RDはリード信号、WTは
ライト信号、bnは転送指定ビット、A1.B1等はア
ドレス信号である。
トであり、CLKはクロック信号、BH3はビット列レ
ジスタ27へのシフト信号、RDはリード信号、WTは
ライト信号、bnは転送指定ビット、A1.B1等はア
ドレス信号である。
このように第1の転送モードにおいては、転送指定ビッ
トが″0#であるか11”であるかに応じて最小限1語
単位で転送方向の切替えが行なわれる。
トが″0#であるか11”であるかに応じて最小限1語
単位で転送方向の切替えが行なわれる。
第5図は、第2の転送モードによって、記憶領域A内の
離散的なアドレスA2*A3.A6・・・のデータを記
憶領域B内の連続したアドレスE1.B2.BS・・・
に転送する例を示す概念図であシ、第6図はこの場合の
タイミングチャートを示す。第6図中x印は、ライト信
号WTの送出が禁止されることを意味する。
離散的なアドレスA2*A3.A6・・・のデータを記
憶領域B内の連続したアドレスE1.B2.BS・・・
に転送する例を示す概念図であシ、第6図はこの場合の
タイミングチャートを示す。第6図中x印は、ライト信
号WTの送出が禁止されることを意味する。
この転送モードを記述する第2の転送プロゲラ(8)
ムの骨子は次のとおシである。
リード状態において:
b、のl1lQjl、@1#に拘らずアドレスレジスタ
3を選択しかつこれを1だけインクリメントする。
3を選択しかつこれを1だけインクリメントする。
ライト状態において:
bnが10#のとき;アドレスレジスタ24の選択とイ
ンクリメントを行なわず、かつライト信号WTの送信を
禁止する。
ンクリメントを行なわず、かつライト信号WTの送信を
禁止する。
b%が“12のとき;アドレスレジスタ24の選択とイ
ンクリメントを行ない、かつライト信号FTの送出を行
なう。
ンクリメントを行ない、かつライト信号FTの送出を行
なう。
このようにして離散的な記憶領域A2 、 A3 、
A6・・・から連続的な記憶領域B’+、n2.Bs・
・・へのDMA転送が行なわれる。
A6・・・から連続的な記憶領域B’+、n2.Bs・
・・へのDMA転送が行なわれる。
第7図は、第3の転送モードによって、記憶領域A内の
連続したアドレスA1.A2.A5・・・のデータを記
憶領域B内の離散的なアドレスB2 、 B3 、 B
6・・・に転送する例を示す概念図であシ、第8図はこ
の場合のタイミングチャートを示す。第8図中x印は、
RD及びFT倍信号送出が禁止されることな意味する。
連続したアドレスA1.A2.A5・・・のデータを記
憶領域B内の離散的なアドレスB2 、 B3 、 B
6・・・に転送する例を示す概念図であシ、第8図はこ
の場合のタイミングチャートを示す。第8図中x印は、
RD及びFT倍信号送出が禁止されることな意味する。
この転送モードを記述する第6の転送プログラムの骨子
は以下のとおシである。
は以下のとおシである。
リード状態において:
bsが10”のとき;アドレスレジスタの選択もインク
リメントも行なわず、かつリード信号EDの送出も行な
わない。
リメントも行なわず、かつリード信号EDの送出も行な
わない。
b%が@1#のとき;アドレスレジスタ23の選択とイ
ンクリメントを行ない、かつライト信号TI’Tの送出
を行なう。
ンクリメントを行ない、かつライト信号TI’Tの送出
を行なう。
ライト状態において:
b%が10#のとき;アドレスレジスタ24の選択とイ
ンクリメントを行ない、かつライト信号FTの送出を禁
止する。
ンクリメントを行ない、かつライト信号FTの送出を禁
止する。
bsが11”のとき;アドレスレジスタ24の選択とイ
ンクリメントを行ない、かつライト信号FTの送出を行
なう。
ンクリメントを行ない、かつライト信号FTの送出を行
なう。
上述した第1の転送モード(第3図)、第2の転送モー
ド(第5図)又は第3の転送モード(第7図)において
、転送指定ビット列(b%)をオール”1#にすれは、
従来のDMA転送方式と全く同様に連続アドレス領域か
ら同じく連続アドレス領域への一方向の転送が行なわれ
る。この場合、ビット列レジスタ27に1ビツトのul
”をセットして、これを循環させて読出す構成とすれば
、cPU等がらセットすべき転送指定ビット列を低減す
ることができる。一般に、所定回数のライト状態ごとに
ビット列レジスタ27のシフト制御を行なう構成とする
ことにより、転送指定ビット列の情報を任意語数のデー
タにまで拡張して使用することができる。
ド(第5図)又は第3の転送モード(第7図)において
、転送指定ビット列(b%)をオール”1#にすれは、
従来のDMA転送方式と全く同様に連続アドレス領域か
ら同じく連続アドレス領域への一方向の転送が行なわれ
る。この場合、ビット列レジスタ27に1ビツトのul
”をセットして、これを循環させて読出す構成とすれば
、cPU等がらセットすべき転送指定ビット列を低減す
ることができる。一般に、所定回数のライト状態ごとに
ビット列レジスタ27のシフト制御を行なう構成とする
ことにより、転送指定ビット列の情報を任意語数のデー
タにまで拡張して使用することができる。
転送指定ビット列(btt)は、第1の転送モードにお
いては転送方向を指定しく第3図)、第2の転送モード
においてはライト動作の許否を指定し、第3の転送モー
ドにおいてはリード及びライト動作の許否を指定した。
いては転送方向を指定しく第3図)、第2の転送モード
においてはライト動作の許否を指定し、第3の転送モー
ドにおいてはリード及びライト動作の許否を指定した。
従ってデータ1語当たり転送方向を指定するビット、ラ
イト動作の許否を指定するビット及びリード動作の許否
を指定するビットから成る3ビツトの転送指定ビットを
使用すれば、μP−ROM21に格納すべきプログラム
数を低(11) 減することができる。一方、1デ一タ語に割当てる転送
指定ビット数が多すぎると、多数のデータを転送する際
にビット列レジスタ27にセットすべきビット数が過大
になるという欠点がある。従って本発明の好適実施例に
おいては転送指定ビットはデータ1語あたシ1〜6ビツ
ト程度である。
イト動作の許否を指定するビット及びリード動作の許否
を指定するビットから成る3ビツトの転送指定ビットを
使用すれば、μP−ROM21に格納すべきプログラム
数を低(11) 減することができる。一方、1デ一タ語に割当てる転送
指定ビット数が多すぎると、多数のデータを転送する際
にビット列レジスタ27にセットすべきビット数が過大
になるという欠点がある。従って本発明の好適実施例に
おいては転送指定ビットはデータ1語あたシ1〜6ビツ
ト程度である。
以上詳細に説明したように、本発明は、DMA転送装置
にマイクロプログラム方式を採用し、各種の転送プログ
ラムを指定する情報及び1語のデータ対応に転送制御を
指定するビット列を与えることによってこのI)HA転
送装置を起動する構成であるから、不連続のアドレス領
域間の転送や、最小限1語単位の転送方向の切替等柔軟
な転送制御を、簡易なハードウェア構成で実現できると
いう利点がある。
にマイクロプログラム方式を採用し、各種の転送プログ
ラムを指定する情報及び1語のデータ対応に転送制御を
指定するビット列を与えることによってこのI)HA転
送装置を起動する構成であるから、不連続のアドレス領
域間の転送や、最小限1語単位の転送方向の切替等柔軟
な転送制御を、簡易なハードウェア構成で実現できると
いう利点がある。
第1図は従来方式を説明するブロック図、第2図は本発
明の一実施例に使用するI)HA転送装置の構成の一例
を示すブロック図、第3図乃至第8図は本発明の一実施
例の動作を説明する概念図及び(12) 波形図である。 1.20・・・DMA転送装置、2・・・cpv、3・
・・主メモリ、4・・・入出力装置、5・・・バス、2
1 ・・・マイクロプログラムRoM、 22・・・
パイプライン・レジスタ、23 、24・・・アドレス
レジスタ、25・・・データバッファ、26・・・モー
ド指定レジスタ、27・・・ビット列レジスタ。 特許出願人 富士電機製造株式会社(外1名)代理人弁
理士玉 蟲 久 五 部(外6名)第 1 図 第 2 図 5 第5図 第6図 CLK −−−−−−−−−−−−BR5−−−
−− RD ?++ トーー −−Hトーー
←−一 ←−−W T x X X
←−一 −一−I XXX
l+!XX ヒーーAvRA1A2BIA3B
2A4 A5−(→四第7図 fi 第8図 CLK −−−−−−−−−−−−8R3−−−
−−−
明の一実施例に使用するI)HA転送装置の構成の一例
を示すブロック図、第3図乃至第8図は本発明の一実施
例の動作を説明する概念図及び(12) 波形図である。 1.20・・・DMA転送装置、2・・・cpv、3・
・・主メモリ、4・・・入出力装置、5・・・バス、2
1 ・・・マイクロプログラムRoM、 22・・・
パイプライン・レジスタ、23 、24・・・アドレス
レジスタ、25・・・データバッファ、26・・・モー
ド指定レジスタ、27・・・ビット列レジスタ。 特許出願人 富士電機製造株式会社(外1名)代理人弁
理士玉 蟲 久 五 部(外6名)第 1 図 第 2 図 5 第5図 第6図 CLK −−−−−−−−−−−−BR5−−−
−− RD ?++ トーー −−Hトーー
←−一 ←−−W T x X X
←−一 −一−I XXX
l+!XX ヒーーAvRA1A2BIA3B
2A4 A5−(→四第7図 fi 第8図 CLK −−−−−−−−−−−−8R3−−−
−−−
Claims (1)
- 【特許請求の範囲】 最小限1ビツトの情報によって1語のデータに対する転
送の可否、転送方向その他の転送制御を指定する転送指
定ビット列を格納するレジスタ、前記転送指定ビット列
に基づく異種転送動作を記述する複数の転送プログラム
を格納するマイクロプログラムROM及び該転送プログ
ラムを実行するパイプライン・レジスタを備えたDMA
転送装置を備え、 前記複数の転送プログラム中の1つを選択する情報及び
前記転送指定ビット列の転送によシ前記DMA転送装置
を起動することを特徴とするDMA転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Dma転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57161934A JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Dma転送方式 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5952334A true JPS5952334A (ja) | 1984-03-26 |
JPS6226055B2 JPS6226055B2 (ja) | 1987-06-06 |
Family
ID=15744809
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57161934A Granted JPS5952334A (ja) | 1982-09-17 | 1982-09-17 | Dma転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5952334A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62202254A (ja) * | 1986-02-07 | 1987-09-05 | Fujitsu Ltd | 論理装置に対する連続デ−タ転送方式 |
JPS62217766A (ja) * | 1986-03-19 | 1987-09-25 | Canon Inc | メモリ制御回路 |
JPS63276154A (ja) * | 1987-05-07 | 1988-11-14 | Fujitsu Ltd | Dma転送制御装置 |
JPS63279351A (ja) * | 1987-05-12 | 1988-11-16 | Fujitsu Ltd | Dma転送制御装置 |
JPH03232018A (ja) * | 1990-02-08 | 1991-10-16 | Fujitsu Ltd | アドレス発生装置 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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-
1982
- 1982-09-17 JP JP57161934A patent/JPS5952334A/ja active Granted
Patent Citations (1)
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Also Published As
Publication number | Publication date |
---|---|
JPS6226055B2 (ja) | 1987-06-06 |
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